JP2016219811A - 補助ビットラインを含む半導体素子およびその製造方法 - Google Patents

補助ビットラインを含む半導体素子およびその製造方法 Download PDF

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Abstract

【課題】高集積化され、動作速度が速い半導体メモリ素子を提供する。
【解決手段】半導体素子が提供される。半導体素子は交互に反復されるゲートと絶縁膜を有するスタックと、スタックを貫通する垂直チャンネルと、垂直チャンネルから離隔されたダミーセル領域と、前記スタックにオーバーラップされた複数個の補助ビットラインと、複数個の補助ビットラインにオーバーラップされ電気的に接続された複数個のビットラインとを有し、補助ビットラインは垂直チャンネルに電気的に接続され、前記複数個の補助ビットラインの中で幾つかは異なる長さを有する。関連された半導体素子の製造方法がさらに提供される。
【選択図】図３

Description

本発明は半導体に関し、より具体的には補助ビットラインを含む半導体素子およびその製造方法に関する。
不揮発性メモリの集積度を増加させるために、垂直ＮＡＮＤチャンネル構成が研究されて来た。このような垂直ＮＡＮＤストリング構造は、例えば、非特許文献で論議された。さらに、特許文献１にメタルゲートを有するＶＮＡＮＤ及びその製造方法が開示されている。これらのすべての文献は本願に参考として援用されている。
米国特許公開第２００９／１２１２７１号明細書 米国特許公開第２００７／０７０６７８号明細書 米国特許公開第２００８／０２２５５９１号明細書 米国特許公開第２００７／０１３３３２８号明細書 米国特許第７，９８９，８８０号公報
超高密度フラッシュメモリに対するパンチ及びプラグプロセスを使用したビット費用減少技術（Ｈ．Ｔａｎｋａ ｅｔ ａｌ．ｉｎ Ｓｙｍｐ．Ｏｎ ＶＬＳＩ Ｔｅｃｈ．Ｄｉｇ．Ｐｐ１４−１５（２００７））
本発明の目的は、より高集積化され、動作速度が速い半導体メモリ素子を提供することにある。
本発明の他の目的はビットライン別に電気的特性を均一化した半導体メモリ素子を提供することにある。
上記目的を達成するためになされた本発明の概念にしたがう多様な実施形態によれば、半導体素子は交互に反復されるゲートと絶縁膜とを含むスタックと、前記スタックの内で前記スタックを垂直に貫通する垂直チャンネルと、前記垂直チャンネルから離隔されたダミーセル領域と、前記スタックにオーバーラップされた第１、第２、第３、及び第４補助ビットラインと、前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続された第１ビットラインと、前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続された第２ビットラインと、を有し、前記第１補助ビットラインは、前記垂直チャンネルに電気的に接続され、前記第１補助ビットラインの第１長さは、前記第２補助ビットラインの第２長さより長いか、或は短く、前記第３補助ビットラインの第３長さは、前記第４補助ビットラインの第４長さより長いか、或いは短く、前記第１及び第２ビットラインと前記第１乃至第４補助ビットラインとは、第１セル領域と第２セル領域とに提供され、前記ダミーセル領域は、前記第１及び第２ビットラインと前記第１乃至第４補助ビットラインとを含む前記第１及び第２セル領域の間に提供されることを特徴とする。
多様な実施形態において、前記半導体素子は前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続された第３ビットラインを含むことができる。その上に、前記半導体素子は前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続された第４ビットラインを含むことが好ましい。
多様な実施形態によれば、前記第１補助ビットラインの第１長さと前記第２補助ビットラインの第２長さとの第１合計は前記第３補助ビットラインの第３長さと前記第４補助ビットラインの第４長さとの第２合計と同一であるか、或いは実質的に同一であることが好ましい。
幾つかの実施形態において、前記半導体素子は前記スタックの内に第１、第２、第３、及び第４ワードラインカット領域を含むことができる。前記第１セル領域は、平面的に見る時、前記第１及び第２ワードラインカット領域の間に提供された複数個の第１セルストリングの柱を含むことができる。前記第２セル領域は、平面的に見る時、前記第３及び第４ワードラインカット領域の間に提供された複数個の第２セルストリングの柱を含むことができる。前記第２及び第３ワードラインカット領域は前記第１セル領域を前記第２セル領域から分離することができる。その上に、前記ダミーセル領域は前記第１セル領域を前記第２セル領域から分離する前記第２及び第３ワードラインカット領域の間に提供されることが好ましい。
多様な実施形態において、前記スタックの前記第１セル領域にオーバーラップされる前記第１乃至第４補助ビットラインの各々によって定義される第１形状は、平面的に見る時、前記スタックの前記第２セル領域にオーバーラップされる前記第１乃至第４補助ビットラインの各々によって定義される第２形状と対称であることが好ましい。
幾つかの実施形態において、前記スタックの前記第１セル領域にオーバーラップされる前記第１乃至第４補助ビットラインの各々によって定義される第１形状は、平面的に見る時、前記スタックの前記第２セル領域にオーバーラップされる前記第１乃至第４補助ビットラインの各々によって定義される第２形状のミラーイメージであることが好ましい。
多様な実施形態によれば、前記ゲートの中で最上層のゲートは前記第１及び第２セル領域の各々の内で第１及び第２ストリング選択ラインに分離されることが好ましい。
幾つかの実施形態において、前記ゲートの中で前記最上層のゲートは前記第１及び第２セル領域の各々の内で３個或いはそれ以上のストリング選択ラインに分離されることが好ましい。
その上に、幾つかの実施形態において、前記第２補助ビットラインの前記第２長さは前記第１補助ビットラインの前記第１長さに比べて少なくとも５０％がさらに長いことが好ましい。
上記目的を達成するためになされた本発明の多様な実施形態によれば、半導体素子は交互に反復されるゲートと絶縁膜とを有するスタックを含むことができる。前記半導体素子は前記スタックの内で前記スタックを垂直に貫通する複数個の垂直チャンネルを含むことができる。前記半導体素子は前記垂直チャンネルから離隔されたダミーセル領域を含むことができる。前記半導体素子は不均一な長さを有する複数個の第１及び第２補助のビットラインを含むことができる。前記不均一な長さを有する補助ビットラインは前記複数個の垂直チャンネルの各々に電気的に接続されることができる。その上に、前記半導体素子は前記不均一な長さを有する前記複数個の第１及び第２の補助ビットラインの各々に電気的に接続された複数個の第１及び第２ビットラインを含むことができる。前記第１及び第２ビットラインと前記不均一な長さを有する前記複数個の第１及び第２の補助ビットラインとは第１及び第２セル領域内に提供されることができる。前記ダミーセル領域は前記第１及び第２ビットラインと前記不均一な長さを有する前記複数個の第１及び第２の補助ビットラインとを有する前記第１及び第２セル領域の間に提供されることを特徴とする。
多様な実施形態において、前記不均一な長さを有する前記複数個の第１の補助ビットラインの第１総長さは前記不均一な長さを有する前記複数個の第２の補助ビットラインの第２総長さと同一であるか、或いは実質的に同一であることが好ましい。
幾つかの実施形態において、前記不均一な長さを有する前記複数個の第１の補助ビットラインは第１長さを有する第１補助ビットラインと第２長さを有する第２補助ビットラインとを含むことができる。前記第２補助ビットラインの前記第２長さは前記第１補助ビットラインの前記第１長さより少なくとも５０％さらに長いことが好ましい。
その上に、幾つかの実施形態において、前記複数個の垂直チャンネルは、平面的に見る時、ジグザグ形態に配列されることが好ましい。
上記目的を達成するためになされた本発明の多様な実施形態によれば、半導体素子は交互に反復されるゲートと絶縁膜とを有するスタックを含むことができる。前記半導体素子は前記スタックの内の第１、第２、第３、及び第４ワードラインカット領域を含むことができる。前記第１及び第２ワードラインカット領域の間に第１セル領域が定義されることができる。前記第３及び第４ワードラインカット領域の間に第２セル領域が定義されることができる。前記第２及び第３ワードラインカット領域は前記第１セル領域を前記第２セル領域から分離することができる。前記半導体素子は前記第１セル領域を前記第２セル領域から分離する前記第２及び第３ワードラインカット領域の間のダミーセル領域を含むことができる。前記半導体素子は前記第１セル領域から前記第２セル領域に向かって延長される複数個のビットラインを含むことができる。その上に、前記半導体素子は前記複数個のビットラインを前記第１及び第２セル領域に電気的に接続する複数個の補助ビットラインを含むことができる。前記複数個のビットラインの各々は互に異なる長さを有する前記複数個の補助ビットラインの中で互に異なる補助ビットラインに電気的に接続されることを特徴とする。
多様な実施形態において、前記第１セル領域は前記スタックの内で前記スタックを垂直に貫通する垂直チャンネルを含むことができる。前記複数個の補助ビットラインは前記スタックにオーバーラップされた第１、第２、第３、及び第４補助ビットラインを含むことができる。前記複数個のビットラインは第１及び第２ビットラインを含むことができる。前記第１補助ビットラインは前記垂直チャンネルに電気的に接続されることができる。前記第１ビットラインは前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続されることができる。前記第１補助ビットラインの第１長さは前記第２補助ビットラインの第２長さより短い。前記第２ビットラインは前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続されることができる。前記第３補助ビットラインの第３長さは前記第４補助ビットラインの第４長さより短いことが好ましい。
多様な実施形態によれば、前記第２補助ビットラインの前記第２長さは前記第１補助ビットラインの前記第１長さより少なくとも５０％さらに長いことが好ましい。
幾つかの実施形態において、前記複数個のビットラインは前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続された第３ビットラインを含むことができる。幾つかの実施形態において、前記複数個のビットラインは前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続された第４ビットラインを含むことが好ましい。
多様な実施形態において、前記第１補助ビットラインの第１長さと前記第２補助ビットラインの第２長さの第１合計は前記第３補助ビットラインの第３長さと前記第４補助ビットラインの第４長さの第２合計と同一であるか、或いは実質的に同一であることが好ましい。
幾つかの実施形態において、前記第１セル領域は、平面的に見る時、前記第１及び第２ワードラインカット領域の間に提供された複数個の第１セルストリングの柱を含むことができる。前記第２セル領域は、平面的に見る時、前記第３及び第４ワードラインカット領域の間に提供された複数個の第２セルストリングの柱を含むことができる。その上に、前記複数個の第１セルストリングの柱は平面的に見る時、ジグザグ形態に配列され前記スタックを垂直に貫通する垂直チャンネルを含むことが好ましい。
多様な実施形態において、前記第１セル領域は、平面的に見る時、前記第１及び第２ワードラインカット領域の間に提供された複数個の第１セルストリングの柱を含むことができる。前記第２セル領域は、平面的に見る時、前記第３及び第４ワードラインカット領域の間に提供された複数個の第２セルストリングの柱を含むことができる。その上に、前記複数個の第１セルストリングの柱は少なくとも４個のセルストリングの柱を含むことが好ましい。
多様な実施形態によれば、前記第１セル領域は前記第１及び第２ワードラインカット領域の間に提供された第１選択ラインカット領域を含むことができる。幾つかの実施形態において、前記第２セル領域は前記第３及び第４ワードラインカット領域の間に提供された第２選択ラインカット領域を含むことが好ましい。
その上に、幾つかの実施形態において、前記ダミーセル領域は前記第１セル領域を前記第２セル領域から分離する前記第２及び第３ワードラインカット領域の間に提供された複数個のダミーセル領域の中でいずれか１つを含むことが好ましい。
上記目的を達成するためになされた本発明の多様な実施形態によれば、半導体素子の製造方法は交互に反復された絶縁膜と犠牲膜を有するスタックの第１領域内にチャンネルホールを形成する段階と、前記チャンネルホール内に垂直チャンネルを形成する段階と、前記スタックから前記犠牲膜を除去して前記垂直チャンネルに隣接するリセスを形成する段階と、前記リセス内にゲートを形成する段階と、前記スタックにオーバーラップされる第１、第２、第３、及び第４補助ビットラインを形成する段階と、前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続される第１ビットラインを形成する段階と、前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続される第２ビットラインを形成する段階とを有し、前記第１領域と第２領域との間にダミーセル領域が提供され、前記第１補助ビットラインは、前記垂直チャンネルに電気的に接続され、前記第１補助ビットラインの第１長さは、前記第２補助ビットラインの第２長さに比べて長いか、或いは短く、前記第３補助ビットラインの第３長さは、前記第４補助ビットラインの第４長さに比べて長いか、或いは短く、前記第１領域と前記第２領域とは、前記第１及び第２ビットラインと前記第１乃至第４補助ビットラインとを含むことを特徴とする。
上記目的を達成するためになされた本発明の多様な実施形態によれば、半導体素子の製造方法は交互に反復された絶縁膜と犠牲膜とを有するスタックの第１及び第２領域内に複数個のチャンネルホールを形成する段階と、前記複数個のチャンネルホール内に複数個の垂直チャンネルを形成する段階と、前記スタックから前記犠牲膜を除去して前記垂直チャンネルに隣接するリセスを形成する段階と、前記リセス内にゲートを形成する段階と、不均一な長さを有する複数個の第１及び第２補助ビットラインを形成する段階と、前記不均一な長さを有する前記複数個の第１及び第２補助ビットラインの各々に電気的に接続される第１及び第２ビットラインを形成する段階とを有し、前記第１及び第２領域の間にダミー領域が提供され、前記不均一な長さを有する前記補助ビットラインの各々は、前記複数個の垂直チャンネルの中で対応する垂直チャンネルに電気的に接続され、前記第１及び第２領域は、前記第１及び第２ビットラインと前記不均一な長さを有する前記複数個の第１及び第２補助ビットラインとを含むことを特徴とする。
上記目的を達成するためになされた本発明の多様な実施形態によれば、半導体素子の製造方法は交互に反復された絶縁膜と犠牲膜とを有するスタック内に複数個のチャンネルホールを形成する段階と、前記複数個のチャンネルホール内に複数個の垂直チャンネルを形成する段階と、前記スタック内に複数個のワードラインカット領域を形成して第１及び第２セル領域と前記第１及び第２セル領域との間のダミーセル領域を定義する段階と、前記スタックから前記犠牲膜を除去して前記複数個の垂直チャンネルに隣接するリセスを形成する段階と、前記リセス内にゲートを形成する段階と、不均一な長さを有する複数個の第１及び第２補助ビットラインを形成する段階と、前記不均一な長さを有する前記複数個の第１及び第２補助ビットラインの各々に電気的に接続される第１及び第２ビットラインを形成する段階とを有し、前記第１セル領域は、前記複数個のワードラインカット領域の中で第１及び第２ワードラインカット領域の間に提供され、前記第２セル領域は、前記複数個のワードラインカット領域の中で第３及び第４ワードラインカット領域の間に提供され、前記第２及び第３ワードラインカット領域は、前記第１セル領域を前記第２セル領域から分離し、前記ダミーセル領域は、前記第１セル領域を前記第２セル領域から分離する前記第２及び第３ワードラインカット領域の間に提供され、前記不均一な長さを有する前記補助ビットラインの各々は、前記複数個の垂直チャンネルの中で対応する垂直チャンネルに電気的に接続されることを特徴とする。
本発明に係る半導体素子によれば、ビットラインに異なる長さを有する補助配線が接続されることによって、ビットライン毎にロードキャパシタンスや抵抗のような電気的特性が同一になるか、或いは類似になることができる。したがって、半導体メモリ素子は向上された電気的特性を有することができる。
本発明の概念にしたがう実施形態による半導体メモリ素子を示すブロック図である。 図１のセルアレイの例を示すブロック図である。 本発明の概念にしたがう一実施形態による半導体メモリ素子を示す平面図である。 図３のＩＡ−ＩＢ線に沿う断面図である。 図３のＩＩＡ−ＩＩＢ線に沿う断面図である。 図３の半導体メモリ素子のダミーセル領域を示す平面図である。 図６の変形例を示す平面図である。 図６の変形例を示す平面図である。 図６の変形例を示す平面図である。 図６の変形例を示す平面図である。 図６の変形例を示す平面図である。 本発明の概念にしたがう一実施形態による半導体メモリ素子の製造方法を示す平面図である。 図１２のＩＡ−ＩＢ線に沿う断面図である。 図１２のＩＩＡ−ＩＩＢ線に沿う断面図である。 本発明の概念にしたがう一実施形態による半導体メモリ素子の製造方法を示す平面図である。 図１５のＩＡ−ＩＢ線に沿う断面図である。 図１５のＩＩＡ−ＩＩＢ線に沿う断面図である。 本発明の概念にしたがう一実施形態による半導体メモリ素子の製造方法を示す平面図である。 図１８のＩＡ−ＩＢ線に沿う断面図である。 図１８のＩＩＡ−ＩＩＢ線に沿う断面図である。 本発明の概念にしたがう一実施形態による半導体メモリ素子の製造方法を示す平面図である。 図２１のＩＡ−ＩＢ線に沿う断面図である。 図２１のＩＩＡ−ＩＩＢ線に沿う断面図である。 本発明の概念にしたがう一実施形態による半導体メモリ素子の製造方法を示す平面図である。 図２４のＩＡ−ＩＢ線に沿う断面図である。 図２４のＩＩＡ−ＩＩＢ線に沿う断面図である。 本発明の概念にしたがう一実施形態による半導体メモリ素子の製造方法を示す平面図である。 図２７のＩＡ−ＩＢ線に沿う断面図である。 図２７のＩＩＡ−ＩＩＢ線に沿う断面図である。 本発明の概念にしたがう、他の実施形態による半導体メモリ素子を示す平面図である。 図３０のＩＡ−ＩＢ線に沿う断面図である。 図３０のＩＩＡ−ＩＩＢ線に沿う断面図である。 本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。 図３３の変形形態を示す平面図である。 本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。 図３５の変形形態を示す平面図である。 本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。 図３７の変形形態を示す平面図である。 本発明の実施形態による半導体メモリ素子を具備するメモリカードを示すブロック図である。 本発明の実施形態による半導体メモリ素子を応用した情報処理システムを示すブロック図である。
以下、本発明による半導体メモリ素子実施するための形態の具体例を、添付した図面を参照して詳細に説明する。
本発明と従来技術との比較した長所は添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になる。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって、最も容易に理解されることができる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
＜ブロック図＞
図１は本発明の概念にしたがう実施形態による半導体メモリ素子を示すブロック図である。図２は図１のメモリセルアレイの例を示すブロック図である。
図１を参照すると、半導体メモリ素子１はメモリセルアレイ１０、アドレスデコーダ２０、読出し／書込み回路３０、データ入出力回路４０、及び制御ロジック５０を含む。
メモリセルアレイ１０はワードラインＷＬを通じてアドレスデコーダ２０に接続され、ビットラインＢＬを通じて読出し／書込み回路３０に接続される。メモリセルアレイ１０は複数個のメモリセルを含む。例えば、メモリセルアレイ１０はセル当たり１つ又はそれ以上のビットを格納することができるように構成される。
アドレスデコーダ２０はワードラインＷＬを通じてメモリセルアレイ１０に接続される。アドレスデコーダ２０は制御ロジック５０の制御に応答して動作するように構成される。アドレスデコーダ２０は外部（例：半導体メモリ素子１の外部の素子や構成）からアドレスＡＤＤＲを受信する。
アドレスデコーダ２０は受信したアドレスＡＤＤＲの中で行アドレスをデコーディングして、ワードラインＷＬの中で対応するサブワードラインを選択する。アドレスデコーダ２０は受信したアドレスＡＤＤＲの中で列アドレスをデコーディングし、デコーディングした列アドレスを読出し／書込み回路３０に伝達する。例えば、アドレスデコーダ２０は行デコーダ、列デコーダ、アドレスバッファを含む。
読出し／書込み回路３０はビットラインＢＬを通じてメモリセルアレイ１０に接続され、データラインＤ／Ｌを通じてデータ入出力回路４０に接続される。読出し／書込み回路３０は制御ロジック５０の制御に応答して動作する。
読出し／書込み回路３０はアドレスデコーダ２０からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読出し／書込み回路３０はビットラインＢＬを選択する。例えば、読出し／書込み回路３０はデータ入出力回路４０からデータを受信し、受信したデータをメモリセルアレイ１０に書き込む。読出し／書込み回路３０はメモリセルアレイ１０からデータを読み出し、読み出したデータをデータ入出力回路４０に伝達する。
読出し／書込み回路３０はメモリセルアレイ１０の第１格納領域からデータを読み出し、読み出したデータをメモリセルアレイ１０の第２格納領域に書き込む。例えば、読出し／書込み回路３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を遂行するように構成される。
読出し／書込み回路３０はページバッファ（又はページレジスタ）及び列選択回路を有する構成要素を含む。他の例として、読出し／書込み回路３０は感知増幅器、書込みドライバ、及び列選択回路を含む構成要素を含む。
データ入出力回路４０はデータラインＤＬを通じて読出し／書込み回路３０に接続される。データ入出力回路４０は制御ロジック５０の制御に応答して動作する。データ入出力回路４０は外部（例：半導体メモリ素子１の外部の素子や構成）とデータＤＡＴＡを交換するように構成される。データ入出力回路４０は外部から伝達されるデータＤＡＴＡを、データラインＤＬを通じて読出し／書込み回路３０に伝達するように構成される。データ入出力回路４０は読出し／書込み回路３０からデータラインＤＬを通じて伝達されるデータＤＡＴＡを外部へ出力するように構成される。例えば、データ入出力回路４０はデータバッファ等のような構成要素を含む。
制御ロジック５０はアドレスデコーダ２０、読出し／書込み回路３０、及びデータ入出力回路４０に接続される。制御ロジック５０は半導体装置の動作を制御するように構成される。制御ロジック５０は外部（例：半導体メモリ素子１の外部の素子や構成）から伝達される制御信号ＣＴＲＬに応答して動作する。
図２を参照すると、メモリセルアレイ１０はメモリブロックＢＬＫ１〜ＢＬＫｎを含む。メモリブロックＢＬＫ１〜ＢＬＫｎの各々は３次元又は垂直構造を有する。例えば、メモリブロックＢＬＫ１〜ＢＬＫｎの各々は互いに交差する方向に沿って延長された複数個のセルストリングを含む。以下で半導体メモリ素子１の多様な例について説明する。
＜実施例＞
図３は本発明の概念にしたがう一実施形態による半導体メモリ素子を示す平面図である。図４は図３のＩＡ−ＩＢ線に沿う断面図である。図５は図３のＩＩＡ−ＩＩＢ線に沿う断面図である。図６は図３の半導体メモリ素子のダミーセル領域を示す平面図である。図７乃至図１１は図６の変形例を示す平面図である。
図３、図４、及び図５を参照すると、半導体メモリ素子１ａは半導体基板１１０上にゲートスタック１６０、ゲートスタック１６０を貫通する垂直チャンネル１５０、及び垂直チャンネル１５０と電気的に接続されたビットラインＢＬ１〜ＢＬ４を含む。半導体メモリ素子１ａは垂直チャンネル１５０に沿って延長されたメモリ膜１３５をさらに含む半導体メモリ素子である。例えば、メモリ膜１３５は酸化膜の間に挿入された窒化膜を含む。他の例として、メモリ膜１３５はカルコゲン化合物や遷移金属酸化膜のような可変抵抗膜を含む。
ビットラインＢＬ１〜ＢＬ４は半導体基板１１０に水平な第１方向Ｄ１に沿って延長され、第１方向Ｄ１と交差して半導体基板１１０と水平になる第２方向Ｄ２に沿って互いに離隔される。垂直チャンネル１５０は半導体基板１１０から垂直になる第３方向Ｄ３に沿って延長される。
ゲートスタック１６０は第２方向Ｄ２に沿って延長された複数個のセルストリング１７５を含み、セルストリング１７５は垂直チャンネル１５０に沿って垂直積層され、絶縁膜１２５によって離隔された複数個のゲート１６１〜１６６を含む。
ゲート１６１〜１６６は半導体基板１１０に隣接し、接地選択ラインＧＳＬを構成する少なくとも１つの第１ゲート１６１、ビットラインＢＬ１〜ＢＬ４に隣接し、ストリング選択ラインＳＳＬを構成する少なくとも１つの第６ゲート１６６、及び接地選択ラインＧＳＬとストリング選択ラインであるＳＳＬとの間のワードラインＷＬを構成する第２乃至第５ゲート１６２〜１６５を含む。実施形態では６個のゲート１６１〜１６６に対して説明するが、これに限定されるものではなく、これ以上であってもよい。
半導体メモリ素子１ａはゲートスタック１６０を第１方向Ｄ１に沿って分離するワードラインカット領域１３１をさらに含む。ワードラインカット領域１３１は第２方向Ｄ２に沿って延長されたトレンチ形態を有し、絶縁膜１４１で満たされる。絶縁膜１４１下の半導体基板１１０には共通ソースラインＣＳＬを構成する共通ソース１２６が提供される。共通ソース１２６は半導体基板１１０の導電型（例：Ｐ型）とは反対の導電型（例：Ｎ型）を有する。垂直チャンネル１５０の上端には共通ソース１２６と同一の導電型（例：Ｐ型）を有するドレーン１２８が提供される。
垂直チャンネル１５０の下端は半導体基板１１０と電気的に接続され、垂直チャンネル１５０の上端はビットラインＢＬ１〜ＢＬ４と電気的に接続される。一実施形態によれば、垂直チャンネル１５０とビットラインＢＬ１〜ＢＬ４との間に補助配線ＳＢＬ１〜ＳＢＬ４がさらに提供される。補助配線ＳＢＬ１〜ＳＢＬ４は下部コンタクト１５２を介して垂直チャンネル１５０と電気的に接続され、上部コンタクト１５４を介してビットラインＢＬ１〜ＢＬ４と電気的に接続される。補助配線、補助ビットライン、及びＳＢＬという用語はサブ接続配線を意味する。例えば、補助ビットラインＳＢＬはセルストリングをビットラインＢＬに電気的に接続する接続配線／サブ接続配線である。幾つかの実施形態において、補助ビットラインＳＢＬとビットラインＢＬとは同一の物質（例：タングステン）を含む。
半導体メモリ素子１ａは第１方向Ｄ１に沿って離隔された第１セル領域ＬＣと第２セル領域ＲＣとを含む。第１セル領域ＬＣと第２セル領域ＲＣとの間で定義されるダミーセル領域ＤＣがさらに提供される。本発明の実施形態によれば、ダミーセル領域ＤＣは半導体素子のキャパシタンスを制御するのに役に立つ。
他の例として、ダミーセル領域ＤＣは提供されなく（例：ダミーセル領域ＤＣは省略される）、第１セル領域ＬＣと第２セル領域ＲＣとはワードラインカット領域１３１によって分離されてもよい。以下では便宜上に第１セル領域ＬＣを左側セル領域、第２セル領域ＲＣを右側セル領域と称する。
一実施形態によれば、半導体メモリ素子１ａは垂直チャンネル１５０と同一の構造を有する少なくとも１つのダミーチャンネル１５０ｄをさらに含む。例えば、左側セル領域ＬＣと右側セル領域ＲＣとの各々は少なくとも１つのダミーチャンネル１５０ｄを含む。半導体メモリ素子１ａはビットラインＢＬ１〜ＢＬ４と電気的に接続される８個の垂直チャンネル１５０と１つのダミーチャンネル１５０ｄからなる９個のチャンネルを有するセルアレイ１９０とが反復されるセル構造を有する。
左側セル領域ＬＣ及び右側セル領域ＲＣの各々で第６ゲート１６６は少なくとも２つに分離される。例えば、第６ゲート１６６は第２方向Ｄ２に沿ってトレンチ形態に延長される選択ラインカット領域１３３によって第１方向Ｄ１に離隔された第１ストリング選択ラインＳＳＬ１と第２ストリング選択ラインＳＳＬ２とに分離される。選択ラインカット領域１３３は絶縁膜１４３で満たされる。複数個のダミーチャンネル１５０ｄは選択ラインカット領域１３３上で第２方向Ｄ２に沿って一列に配列される。一例として、選択ラインカット領域１３３はワードラインカット領域１３１に比べて小さい幅である。即ち、第１方向Ｄ１への間隔が小さい。
左側セル領域ＬＣ及び右側セル領域ＲＣの各々に含まれた垂直チャンネル１５０とダミーチャンネル１５０ｄは規則的に配列される。一例として、垂直チャンネル１５０とダミーチャンネル１５０ｄは第２方向Ｄ２に沿ってジグザグ形態に配列され、そのジグザグ配列が第１方向Ｄ１に沿って反復される。
したがって、例えば垂直チャンネルがジグザグ配列（例：非線形配列）された場合、一列に配列された場合に比べて、垂直チャンネル１５０の密度をさらに増加させるので、高集積化に有利である。さらに、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）がさらに多い数の垂直チャンネル１５０と接続されることによって半導体メモリ素子１ａのページの大きさを拡張させることができ、これはさらに多いデータを同時に書き込むこと、又は読み出すことを可能にするものであり、動作速度を増加させることができる。
一例として、図３に示したように、第２方向Ｄ２に沿って隣接する（例：最も短いか、或いは直ちに横に配置された）２つの垂直チャンネル１５０はビットラインＢＬ１〜ＢＬ４のピッチ（以下、ビットラインピッチ）の約２倍に相当する距離に離隔される。同様に、第２方向Ｄ２に沿って隣接する垂直チャンネル１５０とダミーチャンネル１５０ｄとはビットラインピッチ距離の約２倍に相当する距離に離隔される。第１方向Ｄ１に沿って隣接する垂直チャンネル１５０とダミーチャンネル１５０ｄとは同一の間隔に離隔されて一列に配列される。ここでの同一の間隔はビットラインピッチの約２倍に相当するか、或いはこれと異なる距離である。
ダミーセル領域ＤＣはダミーチャンネル１５０ｄを含んでもよいし、含まなくともよい。一例として、ダミーセル領域ＤＣは図３に示すように第１方向Ｄ１に沿って等間隔に一列に配列され、第２方向Ｄ２に沿ってジグザグ形態に配列されたダミーチャンネル１５０ｄを含む。ダミーセル領域ＤＣでの第６ゲート１６６はダミーストリング選択ラインＳＳＬｄを構成する。図４を参照すると、レイアウトは反復して配列される。例えば、補助配線ＳＢＬ２は左側セル領域ＬＣで反復される。さらに、補助配線ＳＢＬ１〜ＳＢＬ４の中で一部は反復的に配列され、反復された接続配線は同一の符号で表示される。
左側セル領域ＬＣ及び右側セル領域ＲＣは、チャンネル（１５０、１５０ｄ）が規則的に配列された連続されたパターンを有するセルアレイを構成し、セルアレイの中心にパターンの連続性が崩れるダミーセル領域ＤＣが提供される。ダミーセル領域ＤＣはジグザグ配列されたダミーチャンネル１５０ｄをさらに含むことによって、パターンの連続性を具現でき、具現されたパターンの連続性によってパターン連続性の崩れによって発生できる垂直チャンネル１５０の電気的特性（例：キャパシタンス）の差を無くすか、或いは最小化することができる。
ダミーセル領域ＤＣの大きさは任意（例：可変的）である。例えば、ダミーセル領域ＤＣは図６に示すように第１方向Ｄ１に拡張されてもよい。各奇数列上のダミーチャンネル１５０ｄの数（例：４個）は各偶数列上のダミーチャンネル１５０ｄの数（例：４個）と同一である。他の例として、図７に示すように、各奇数列上のダミーチャンネル１５０ｄの数（例：４個）は各偶数列上のダミーチャンネル１５０ｄの数（例：３個）と異なる。
他の例として、図８に示すように、ダミーセル領域ＤＣは第２方向Ｄ２に沿って延長される選択的に提供されたワードラインカット領域１３１によって第１方向Ｄ１に離隔された２つの部分に分けられる。
さらに他の例として、図９に示すように、ダミーセル領域ＤＣは選択的に提供された２つのワードラインカット領域１３１によって３個の部分に分けられる。このように、ダミーセル領域ＤＣはダミーセル領域ＤＣ内に選択的に提供されたＮ個のワードラインカット領域１３１によってＮ＋１個の部分に分けられる。
その他の例として、図１０のように、ダミーセル領域ＤＣはダミーチャンネル１５０ｄが提供されないダミー領域１１１をさらに含む。ダミー領域１１１はダミーストリング選択ラインＳＳＬｄの中心を占める。ダミー領域１１１とワードラインカット領域１３１との間でダミーチャンネル１５０ｄがジグザグ形態に配列される。
その他の例として、図１１に示すように、ダミーセル領域ＤＣはダミーストリング選択ラインＳＳＬｄを複数個（例：３個）の部分に区分する複数個（例：２つ）のダミー領域１１１を含む。ダミーチャンネル１５０ｄはダミー領域１１１とワードラインカット領域１３１との間、及び隣接するダミー領域１１１の間でジグザグ形態に配列される。
一実施形態によれば、図３から分かるように、右側セル領域ＲＣでのチャンネル（１５０、１５０ｄ）の配列は左側セル領域ＬＣでのチャンネル（１５０、１５０ｄ）の配列に対してダミーセル領域ＤＣを中心として線対称をなすミラーイメージ（ｍｉｒｒｏｒ ｉｍａｇｅ）を有する。
下部コンタクト１５２は垂直チャンネル１５０上に提供される。下部コンタクト１５２はドレーン１２８と接続して垂直チャンネル１５０と電気的に接続される。ダミーチャンネル１５０ｄの上には下部コンタクト１５２が提供されなくともよい。下部コンタクト１５２は垂直チャンネル１５０と垂直整列されるので、図３に示すようにジグザグ形態に配列される。右側セル領域ＲＣでの下部コンタクト１５２の配列は左側セル領域ＬＣでの下部コンタクト１５２の配列に対してダミーセル領域ＤＣを中心としてミラーイメージを有する。
ビットラインＢＬ１〜ＢＬ４の中で隣接する第１ビットラインＢＬ１と第２ビットラインＢＬ２とは、第１方向Ｄ１に沿って一列に配列された垂直チャンネル１５０上に提供される。同様に、ビットラインＢＬ１〜ＢＬ４の中で隣接する第３ビットラインＢＬ３と第４ビットラインＢＬ４とは第１方向Ｄ１に沿って一列に配列された垂直チャンネル１５０上に提供される。
左側セル領域ＬＣ及び右側セル領域ＲＣの各々で、上部コンタクト１５４はワードラインカット領域１３１と選択ラインカット領域１３３上で第２方向Ｄ２に沿って一列に配列される。第２方向Ｄ２に沿って一列に配列された上部コンタクト１５４は等間隔、例えば、ビットラインピッチの約２倍に相当する距離に離隔される。
ワードラインカット領域１３１上に提供された上部コンタクト１５４の配列は選択ラインカット領域１３３上に提供された上部コンタクト１５４の配列に対してビットラインピッチに相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
右側セル領域ＲＣでの上部コンタクト１５４の配列は左側セル領域ＬＣでの上部コンタクト１５４の配列に対してビットラインピッチに相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
例えば、左側セル領域ＬＣの両側に配置されたワードラインカット領域１３１上の上部コンタクト１５４は第１ビットラインＢＬ１と第３ビットラインＢＬ３との下に提供される。左側セル領域ＬＣの選択ラインカット領域１３３上の上部コンタクト１５４は第２ビットラインＢＬ２と第４ビットラインＢＬ４との下に提供される。
一方、右側セル領域ＲＣの両側に配置されたワードラインカット領域１３１上の上部コンタクト１５４は第２ビットラインＢＬ２と第４ビットラインＢＬ４との下に提供される。右側セル領域ＲＣの選択ラインカット領域１３３上の上部コンタクト１５４は第１ビットラインＢＬ１と第３ビットラインＢＬ３との下に提供される。
補助配線ＳＢＬ１〜ＳＢＬ４は第２方向Ｄ２に沿って等間隔、例えば、ビットラインピッチの約２倍に相当する間隔に離隔配列される。補助配線ＳＢＬ１〜ＳＢＬ４は選択ラインカット領域１３３に隣接し、第２方向Ｄ２に沿って交互に配列された第１補助配線ＳＢＬ１及び第３補助配線ＳＢＬ３、そしてワードラインカット領域１３１に隣接し、第２方向Ｄ２に沿って交互に配列された第２補助配線ＳＢＬ２及び第４補助配線ＳＢＬ４に区分される。
左側セル領域ＬＣ及び右側セル領域ＲＣの各々で、第１ビットラインＢＬ１と第２ビットラインＢＬ２との下では第２補助配線ＳＢＬ２と第３補助配線ＳＢＬ３とが第１方向Ｄ１に沿って配列される。第３ビットラインＢＬ３と第４ビットラインＢＬ４との下では第１補助配線ＳＢＬ１と第４補助配線ＳＢＬ４とが第１方向Ｄ１に沿って配列される。
補助配線ＳＢＬ１〜ＳＢＬ４は図３に示すように屈曲するか、或いは非直線的な平面形状を有する。左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状は右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状に対して第１方向Ｄ１の延長方向を軸としてミラーイメージを有する。
例えば、右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の各々の平面形状は左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４の各々の平面形状と上下反転された形状（例：ミラーイメージ）である。言い換えれば、ダミーセル領域ＤＣを介して第１方向Ｄ１に平行な仮想線（ｉｍａｇｉｎａｒｙ ｌｉｎｅ）上に配置される補助配線ＳＢＬ１〜ＳＢＬ４はダミーセル領域ＤＣを中心として点対称をなす。点対称をなす補助配線ＳＢＬ１〜ＳＢＬ４は同一の長さを有する。
補助配線ＳＢＬ１〜ＳＢＬ４に対応する上部コンタクト１５４と下部コンタクト１５２との間の距離は互いに異なり、これによって補助配線ＳＢＬ１〜ＳＢＬ４は互に異なる長さを有する。一例として、第１補助配線ＳＢＬ１は最も短い第１長さを有し、第４補助配線ＳＢＬ４は最も長い第４長さを有する。第２補助配線ＳＢＬ２は第１長さより長くて第４長さより短い第２長さを有し、第３補助配線ＳＢＬ３は第２長さより長くて第４長さより短い第３長さを有する。
一実施形態によれば、ビットラインＢＬ１〜ＢＬ４の各々は互に異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続される。
一例として、図３及び図４に示すように、第１ビットラインＢＬ１は左側セル領域ＬＣでは第２補助配線ＳＢＬ２と電気的に接続され、右側セル領域ＲＣでは第３補助配線ＳＢＬ３と電気的に接続される。第２ビットラインＢＬ２は左側セル領域ＬＣでは第３補助配線ＳＢＬ３と電気的に接続され、右側セル領域ＲＣでは第２補助配線ＳＢＬ２と電気的に接続される。
左側セル領域ＬＣ及び右側セル領域ＲＣの各々に含まれたダミーチャンネル１５０ｄ上に提供された対向する２つの第３補助配線ＳＢＬ３は、接続されてシングル補助配線を成して第１ビットラインＢＬ１または第２ビットラインＢＬ２に共通接続される。
図３及び図５に示すように、第３ビットラインＢＬ３は左側セル領域ＬＣでは第４補助配線ＳＢＬ４と電気的に接続され、右側セル領域ＲＣでは第１補助配線ＳＢＬ１と電気的に接続される。第４ビットラインＢＬ４は左側セル領域ＬＣでは第１補助配線ＳＢＬ１と電気的に接続され、右側セル領域ＲＣでは第４補助配線ＳＢＬ４と電気的に接続される。
左側セル領域ＬＣ及び右側セル領域ＬＣの各々に含まれた選択ラインカット領域１３３上に提供された対向する２つの第１補助配線ＳＢＬ１は、接続されてシングル補助配線を成して第３ビットラインＢＬ３または第４ビットラインＢＬ４に共通接続される。
第１ビットラインＢＬ１と第２ビットラインＢＬ２との各々は、第２長さを有する第２補助配線ＳＢＬ２と第３長さを有する第３補助配線ＳＢＬ３と電気的に接続される。このように第１ビットラインＢＬ１と第２ビットラインＢＬ２は補助配線との接続形状が同一であるので、実質的に同一の電気的特性（例：ローディングキャパシタンス、抵抗）を有する。第３ビットラインＢＬ３と第４ビットラインＢＬ４との各々は、同一の接続形状、即ち第１補助配線ＳＢＬ１と第４補助配線ＳＢＬ４と電気的に接続される。したがって、第３ビットラインＢＬ３と第４ビットラインＢＬ４とは実質的に同一の電気的特性を有する。
第１ビットラインＢＬ１に接続された第２及び第３補助配線ＳＢＬ２、ＳＢＬ３の長さの合計（例：２＋３＝５）は、第４ビットラインＢＬ４に接続された第１及び第４補助配線ＳＢＬ１、ＳＢＬ４の長さの合計（例：１＋４＝５）と同一であるか、或いは類似である。第２ビットラインＢＬ２に接続された第２及び第３補助配線ＳＢＬ２、ＳＢＬ３の長さの合計（例：２＋３＝５）は、第３ビットラインＢＬ３に接続された第１及び第４補助配線ＳＢＬ１、ＳＢＬ４の長さの合計（例：１＋４＝５）と同一であるか、或いは類似である。したがって、第１ビットラインＢＬ１とこれに隣接する第４ビットラインＢＬ４、そして第２ビットラインＢＬ２とこれに隣接する第３ビットラインＢＬ３は実質的に同一の電気的特性を有する。
他の例として、第１補助配線ＳＢＬ１は第２補助配線ＳＢＬ２と実質的に同一の長さ（例：２）を有し、第３補助配線ＳＢＬ３は第４補助配線ＳＢＬ４と実質的に同一の長さ（例：３）を有する。例えば、第１ビットラインＢＬ１及び第２ビットラインＢＬ２の各々に接続された第２補助配線ＳＢＬ２と第３補助配線ＳＢＬ３との長さの合計（例：２＋３＝５）と、第３ビットラインＢＬ３及び第４ビットラインＢＬ４の各々に接続された第１補助配線ＳＢＬ１と第４補助配線ＳＢＬ４との長さの合計（例：２＋３＝５）が実質的に同一である。したがって、第１乃至第４ビットラインＢＬ１〜ＢＬ４は実質的に同一の電気的特性を有する。“実質的に同一である”ということは最大±１０％の変化を有することを意味する。例えば、第１長さが第２長さと実質的に同一であるということは第１長さと第２長さとの差が１０％以内の値を有することを意味する。本明細書に記載された長さ（例：１、２、３、４、５等）は数十ナノメータ（例：１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ等）に相当する。
＜製造方法の例＞
図１２、図１５、図１８、図２１、図２４、図２７は本発明の概念にしたがう一実施形態による半導体メモリ素子の製造方法を示す平面図である。図１３、図１６、図１９、図２２、図２５、図２８は上記各平面図のＩＡ−ＩＢ線に沿う断面図である。図１４、図１７、図２０、図２３、図２６、図２９は上記各平面図のＩＩＡ−ＩＩＢ線に沿う断面図である。
図１２、図１３、及び図１４を参照すると、例えば第１導電型（例：Ｐ型）を有するシリコンウエハーのような半導体基板１１０上にモールドスタック１２０を形成し、モールドスタック１２０を貫通する複数個の垂直ホール１１６を形成する。半導体基板１１０は左側セル領域ＬＣ、右側セル領域ＲＣ、そして左側セル領域ＬＣと右側セル領域ＲＣとの間のダミーセル領域ＤＣに区分される。モールドスタック１２０は、例えば、絶縁膜１２５と犠牲膜１２３とを交互に蒸着して形成する。一例として、絶縁膜１２５はシリコン酸化膜を含み、犠牲膜１２３はシリコン窒化膜を含む。
垂直ホール１１６は左側セル領域ＬＣ及び右側セル領域ＲＣに該当するモールドスタック１２０を蝕刻して形成する。一例として、ダミーセル領域ＤＣに該当するモールドスタック１２０の一部を蝕刻してダミーホール１１６ｄを形成する。垂直ホール１１６はダミーセル領域ＤＣを中心として左右対称に配列される。
図１５、図１６、及び図１７を参照すると、垂直ホール１１６内にメモリ膜１３５で囲まれる垂直チャンネル１５０を形成する。垂直チャンネル１５０は例えば第１導電型（例：Ｐ型）の半導体膜である。垂直チャンネル１５０の上端部をドレーン１２８として形成する。ドレーン１２８は第２導電型（例：Ｎ型）を有する。垂直チャンネル１５０の形成と同時にダミーホール１１６ｄを満たすダミーチャンネル１５０ｄをさらに形成する。ダミーチャンネル１５０ｄは垂直チャンネル１５０と同一の構造を有する。
垂直チャンネル１５０を形成する前に、垂直ホール１１６の内側壁上に酸化膜と、窒化膜と、酸化膜とを順に蒸着してメモリ膜１３５を形成する。他の例として、メモリ膜１３５はカルコゲン化合物や遷移金属酸化膜のような可変抵抗膜を蒸着して形成する。
垂直チャンネル１５０を形成した後、或いはその前に、左側セル領域ＬＣ及び右側セル領域ＲＣの各々に該当するモールドスタック１２０の一部を蝕刻して選択ラインカット領域１３３を形成する。選択ラインカット領域１３３は、例えば最上層の絶縁膜１２５と最上層の犠牲膜１２３とを選択的に蝕刻してトレンチ形態に形成する。選択ラインカット領域１３３に沿って配列された垂直チャンネル１５０は実質的に電気的動作に関与しないダミーチャンネル１５０ｄとして活用される。
図１８、図１９、及び図２０を参照すると、モールドスタック１２０を選択的に蝕刻して半導体基板１１０を露出させるワードラインカット領域１３１を形成する。ワードラインカット領域１３１は左側セル領域ＬＣ及び右側セル領域ＲＣの各々の両側縁に形成する。ワードラインカット領域１３１を形成する前、或いはその後に、選択ラインカット領域１３３を、例えば、シリコン酸化膜のような絶縁膜１４３で満たす。
図２１、図２２，及図２３を参照すると、ワードラインカット領域１３１を通じて露出された犠牲膜１２３を除去してゲート領域１３２を有するモールドウィング１２２を形成する。例えば、犠牲膜１２３がシリコン窒化膜を含む場合、燐酸を含む蝕刻液で犠牲膜１２３を選択的に除去してゲート領域１３２を形成する。
図２４、図２５，及び図２６を参照すると、ゲート領域１３２を導電膜で満たしてゲートスタック１６０を形成する。ゲートスタック１６０は垂直チャンネル１５０に沿って垂直積層され、絶縁膜１２５によって複数個のゲート１６１〜１６６を含む。ゲート１６１〜１６６はドーピングされたシリコン膜、金属膜（例：タングステン膜）、金属窒化膜、又は金属シリサイド膜を含む。ワードラインカット領域１３１を通じて露出された半導体基板１１０に不純物を注入して、例えば、第２導電型（例：Ｎ型）を有する共通ソース１２６を形成する。
ゲート１６１〜１６６は半導体基板１１０に隣接し、接地選択ラインＧＳＬを構成する少なくとも１つの第１ゲート１６１、ビットラインＢＬ１〜ＢＬ４に隣接し、ストリング選択ラインＳＳＬを構成する少なくとも１つの第６ゲート１６６、そして接地選択ラインＧＳＬとストリング選択ラインＳＳＬとの間のワードラインＷＬを構成する第２乃至第５ゲート１６２〜１６５を含む。共通ソース１２６は共通ソースラインＣＳＬを構成する。
第６ゲート１６６は左側セル領域ＬＣ及び右側セル領域ＲＣの各々で選択ラインカット領域１３３によって分離された第１ストリング選択ラインＳＳＬ１と第２ストリング選択ラインＳＳＬ２とに区分される。ダミーセル領域ＤＣでの第６ゲート１６６はダミーストリング選択ラインＳＳＬｄを構成する。
図２７、図２８，及び図２９を参照すると、ワードラインカット領域１３１を絶縁膜１４１で満たす。そして、垂直チャンネル１５０と整合される下部コンタクト１５２を形成し、下部コンタクト１５２と接続する補助配線ＳＢＬ１〜ＳＢＬ４を形成する。下部コンタクト１５２と補助配線ＳＢＬ１〜ＳＢＬ４は図３乃至図５で説明したように配列される。
図３、図４、及び図５を再び参照すると、補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続される上部コンタクト１５４を形成し、上部コンタクト１５４と電気的に接続されるビットラインＢＬ１〜ＢＬ４を形成して半導体メモリ素子１ａを製造する。上部コンタクト１５４のビットラインＢＬ１〜ＢＬ４は図３乃至図５で説明したように配列される。
＜実施例＞
図３０は本発明の概念にしたがう、他の実施形態による半導体メモリ素子を示す平面図である。図３１は図３０のＩＡ−ＩＢ線に沿う断面図である。図３２は図３０のＩＩＡ−ＩＩＢ線に沿う断面図である。以下では図３乃至図５を参照して説明した実施形態と重複する説明は省略する。
図３０、図３１，及び図３２を参照すると、半導体メモリ素子１ｂは、図３の半導体メモリ素子１ａと同一であるか、或いは類似する９個のチャンネルを有するセルアレイ１９０が反復されるセル構造を有する。半導体メモリ素子１ａと異なり、左側セル領域ＬＣのチャンネル（１５０、１５０ｄ）の配列と右側セル領域ＲＣのチャンネル（１５０、１５０ｄ）の配列とはミラーイメージを構成しなくともよい。例えば、右側セル領域ＲＣのチャンネル（１５０、１５０ｄ）の配列は左側セル領域ＬＣのチャンネル（１５０、１５０ｄ）の配列に対してビットラインピッチに相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状は左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状と同一である。右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の配列は、左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４の配列に対してビットラインピッチに相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
ビットラインＢＬ１〜ＢＬ４の各々は互に異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続され、これによって、ビットラインＢＬ１〜ＢＬ４は実質的に同一であるか、或いは類似する補助配線ＳＢＬ１〜ＳＢＬ４との接続形状を有する。
例えば、第１ビットラインＢＬ１は、左側セル領域ＬＣでは第２補助配線ＳＢＬ２と、右側セル領域ＲＣでは第３補助配線ＳＢＬ３と接続される。第２ビットラインＢＬ２は、左側セル領域ＬＣでは第３補助配線ＳＢＬ３と、右側セル領域ＲＣでは第４補助配線ＳＢＬ４と接続される。第３ビットラインＢＬ３は、左側セル領域ＬＣでは第４補助配線ＳＢＬ４と、右側セル領域ＲＣでは第１補助配線ＳＢＬ１と接続される。第４ビットラインＢＬ４は、左側セル領域ＬＣでは第１補助配線ＳＢＬ１と、右側セル領域ＲＣでは第２補助配線ＳＢＬ２と接続される。
図３０乃至図３２と異なり、ビットラインＢＬ１〜ＢＬ４の各々が同一の長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と接続された場合、ビットラインＢＬ１〜ＢＬ４の各々の電気的特性が相違する。例えば、ビットラインＢＬ１〜ＢＬ４の中でいずれか１つは長さが短い第１補助配線ＳＢＬ１と接続され、その他の１つは長さが長い第４補助配線ＳＢＬ４と接続される。この場合、短い長さを有する第１補助配線ＳＢＬ１と接続されたビットラインが有する電気的特性と、長い長さを有する第４補助配線ＳＢＬ４と接続されたビットラインが有する電気的特性とは互いに異なる。
しかし、一実施形態によれば、ビットラインＢＬ１〜ＢＬ４は異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と接続されることによって、互いに同一であるか、或いは類似な補助配線との接続形状を有し、これによって、類似な電気的特性を有する。
＜実施例＞
図３３は本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。図面で上は左側セル領域ＬＣを示し、下は右側セル領域ＲＣを示す。以下の実施形態においてもこれと同様である。
図３３を参照すると、半導体メモリ素子２ａは図３の半導体メモリ素子１ａに比べて、少なくとも第１方向Ｄ１にさらに拡張されたセル構造を有する。一例として、左側セル領域ＬＣ及び右側セル領域ＲＣの各々は２つの選択ラインカット領域１３３によって分離される第１乃至第３ストリング選択ラインＳＳＬ１〜ＳＳＬ３を含む。半導体メモリ素子２ａは、ビットラインＢＬ１〜ＢＬ４と電気的に接続される１２個の垂直チャンネル１５０と２つのダミーチャンネル１５０ｄからなる１４個のチャンネルを有するセルアレイ１９０が反復されるセル構造を有する。
右側セル領域ＲＣでのチャンネル（１５０、１５０ｄ）の配列は、左側セル領域ＬＣでのチャンネル（１５０、１５０ｄ）の配列に対してダミーセル領域ＤＣを中心としてミラーイメージ（ｍｉｒｒｏｒｉｍａｇｅ）を有する。同様に、右側セル領域ＲＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列は、左側セル領域ＬＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列に対してダミーセル領域ＤＣを中心としてミラーイメージを有する。
上部コンタクト１５４は第２方向Ｄ２に沿ってビットラインピッチの約２倍に相当する距離に離隔されて一列に配列される。左側セル領域ＬＣでの上部コンタクト１５４の配列と右側セル領域ＲＣでの上部コンタクト１５４の配列とは同一である。いずれか１つの上部コンタクト１５４の第２方向Ｄ２への配列は、これに隣接する他の１つの上部コンタクト１５４の第２方向Ｄ２への配列に対して、ビットラインピッチに相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
例えば、左側セル領域ＬＣで右側のワードラインカット領域１３１及び左側の選択ラインカット領域１３３の各々上に提供された上部コンタクト１５４の配列は、左側のワードラインカット領域１３１及び右側の選択ラインカット領域１３３の各々上に提供された上部コンタクト１５４の配列に対して、ビットラインピッチに相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
さらに詳細に、左側セル領域ＬＣで左側のワードラインカット領域１３１及び右側の選択ラインカット領域１３３上の上部コンタクト１５４は、第１ビットラインＢＬ１及び第３ビットラインＢＬ３の下に提供される。右側のワードラインカット領域１３１及び左側の選択ラインカット領域１３３上の上部コンタクト１５４は、第２ビットラインＢＬ２及び第４ビットラインＢＬ４の下に提供される。右側セル領域ＲＣでの上部コンタクト１５４の配列もやはりこれと同様である。
右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状は左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状と同一である。右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の配列は左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４が配列に対してビットラインピッチの約２倍に相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
図３の半導体メモリ素子１ａと異なり、左側セル領域ＬＣ及び右側セル領域ＲＣの各々で、第１ビットラインＢＬ１と第２ビットラインＢＬ２の下で第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４が第１方向Ｄ１に沿って配列される。同様に、第３ビットラインＢＬ３と第４ビットラインＢＬ４との下で第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４が第１方向Ｄ１に沿って配列される。
ビットラインＢＬ１〜ＢＬ４の各々は互に異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続される。例えば、第１ビットラインＢＬ１及び第４ビットラインＢＬ４の各々は、左側セル領域ＬＣでは第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２と接続され、右側セル領域ＲＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続される。第２ビットラインＢＬ２及び第３ビットラインＢＬ３の各々は、左側セル領域ＬＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続され、右側セル領域ＲＣでは第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２と接続される。
このようにビットラインＢＬ１〜ＢＬ４は補助配線ＳＢＬ１〜ＳＢＬ４との接続形状が実質的に同一であるので、同一の電気的特性（例：ローディングキャパシタンス、抵抗）を有する。
＜実施例＞
図３４は図３３の変形形態を示す平面図である。
図３４を参照すると、半導体メモリ素子２ｂは図３３の半導体メモリ素子２ａと同様に１４個のチャンネルを有するセルアレイ１９０が反復されるセル構造を有する。
右側セル領域ＲＣでのチャンネル（１５０、１５０ｄ）の配列は左側セル領域ＬＣでのチャンネル（１５０、１５０ｄ）の配列と同一である。同様に、右側セル領域ＲＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列は左側セル領域ＬＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列と同一である。
左側セル領域ＬＣでの上部コンタクト１５４の配列は図３３の左側セル領域ＬＣでの上部コンタクト１５４の配列と同一である。右側セル領域ＲＣでの上部コンタクト１５４の配列は左側セル領域ＬＣでの上部コンタクト１５４の配列に対してビットラインピッチに相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
例えば、左側セル領域ＬＣで左側のワードラインカット領域１３１及び右側の選択ラインカット領域１３３上の上部コンタクト１５４は、第１ビットラインＢＬ１及び第３ビットラインＢＬ３の下に提供される。右側のワードラインカット領域１３１及び左側の選択ラインカット領域１３３上の上部コンタクト１５４は、第２ビットラインＢＬ２及び第４ビットラインＢＬ４の下に提供される。
これに対し、右側セル領域ＲＣで左側のワードラインカット領域１３１及び右側の選択ラインカット領域１３３上の上部コンタクト１５４は第２ビットラインＢＬ２及び第４ビットラインＢＬ４の下に提供される。右側のワードラインカット領域１３１及び左側の選択ラインカット領域１３３上の上部コンタクト１５４は第１ビットラインＢＬ１及び第３ビットラインＢＬ３の下に提供される。
左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状は右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状に対して第１方向Ｄ１の延長方向を軸としてミラーイメージを有する。
左側セル領域ＬＣ及び右側セル領域ＲＣの各々で、第１ビットラインＢＬ１と第２ビットラインＢＬ２との下で第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４が第１方向Ｄ１に沿って配列される。同様に、第３ビットラインＢＬ３と第４ビットラインＢＬ４との下で第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４が第１方向Ｄ１に沿って配列される。
ビットラインＢＬ１〜ＢＬ４の各々は互に異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続される。例えば、第１ビットラインＢＬ１及び第４ビットラインＢＬ４の各々は、左側セル領域ＬＣでは第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２と接続され、右側セル領域ＲＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続される。第２ビットラインＢＬ２及び第３ビットラインＢＬ３の各々は、左側セル領域ＬＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続され、右側セル領域ＲＣでは第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２と接続される。
このようにビットラインＢＬ１〜ＢＬ４は補助配線ＳＢＬ１〜ＳＢＬ４との接続形状が実質的に同一であるので、同一の電気的特性（例：ローディングキャパシタンス、抵抗）を有する。
＜実施例＞
図３５は本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。
図３５を参照すると、半導体メモリ素子３ａは図３の半導体メモリ素子１ａに比べて少なくとも第１方向Ｄ１にさらに拡張されたセル構造を有する。一例として、左側セル領域ＬＣ及び右側セル領域ＲＣの各々は３個の選択ラインカット領域１３３によって分離される第１乃至第４ストリング選択ラインＳＳＬ１〜ＳＳＬ４を含む。半導体メモリ素子３ａは、ビットラインＢＬ１〜ＢＬ４と電気的に接続される１６個の垂直チャンネル１５０と３個のダミーチャンネル１５０ｄからなる１９個のチャンネルを有するセルアレイ１９０が反復されるセル構造を有する。
右側セル領域ＲＣでのチャンネル（１５０、１５０ｄ）の配列は左側セル領域ＬＣでのチャンネル（１５０、１５０ｄ）の配列に対してダミーセル領域ＤＣを中心としてミラーイメージ（ｍｉｒｒｏｒ ｉｍａｇｅ）を有する。同様に、右側セル領域ＲＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列は左側セル領域ＬＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列に対してダミーセル領域ＤＣを中心としてミラーイメージを有する。
右側セル領域ＲＣでの上部コンタクト１５４の配列は左側セル領域ＬＣでの上部コンタクト１５４の配列に対してビットラインピッチに相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。
例えば、左側セル領域ＬＣの両側に配置されたワードラインカット領域１３１及び左側セル領域ＬＣの中心として配置された選択ラインカット領域１３３上の上部コンタクト１５４は、第１ビットラインＢＬ１と第３ビットラインＢＬ３との下に提供される。ワードラインカット領域１３１に隣接する左側及び右側選択ラインカット領域１３３上の上部コンタクト１５４は、第２ビットラインＢＬ２と第４ビットラインＢＬ４との下に提供される。
これに対し、右側セル領域ＲＣの両側に配置されたワードラインカット領域１３１及び右側セル領域ＲＣの中心として配置された選択ラインカット領域１３３上の上部コンタクト１５４は、第２ビットラインＢＬ２と第４ビットラインＢＬ４との下に提供される。ワードラインカット領域１３１に隣接する左側及び右側選択ラインカット領域１３３上の上部コンタクト１５４は、第１ビットラインＢＬ１と第３ビットラインＢＬ３との下に提供される。
左側セル領域ＬＣの各々の補助配線ＳＢＬ１〜ＳＢＬ４の平面形状は、右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状に対して第１方向Ｄ１の延長方向を軸としてミラーイメージを有する。
ビットラインＢＬ１〜ＢＬ４の各々は互に異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続される。一例として、第１ビットラインＢＬ１は、左側セル領域ＬＣでは第２補助配線ＳＢＬ２及び第１補助配線ＳＢＬ１と接続され、右側セル領域ＲＣでは第３補助配線ＳＢＬ３と接続される。第２ビットラインＢＬ２は、左側セル領域ＬＣでは第３補助配線ＳＢＬ３と接続され、右側セル領域ＲＣでは第２補助配線ＳＢＬ２及び第１補助配線ＳＢＬ１と接続される。第３ビットラインＢＬ３は、左側セル領域ＬＣでは第４補助配線ＳＢＬ４及び第３補助配線ＳＢＬ３と接続され、右側セル領域ＲＣでは第１補助配線ＳＢＬ１と接続される。第４ビットラインＢＬ４は、左側セル領域ＬＣでは第１補助配線ＳＢＬ１と接続され、右側セル領域ＲＣでは第４補助配線ＳＢＬ４及び第３補助配線ＳＢＬ３と接続される。
第１ビットラインＢＬ１と第２ビットラインＢＬ２は同一の接続形状を有し、第３ビットラインＢＬ３と第４ビットラインＢＬ４は同一の接続形状を有する。
さらに、第１ビットラインＢＬ１に接続された第１乃至第３補助配線ＳＢＬ１〜ＳＢＬ３の長さの合計（例：５（左側セル領域ＬＣ内の長さの合計）＋６（右側セル領域ＲＣ内の長さの合計）＝１１）は、第４ビットラインＢＬ４に接続された第１、第３、及び第４補助配線ＳＢＬ１、ＳＢＬ３、ＳＢＬ４の長さの合計（例：２＋１１＝１３）と概ね同一であるか、或いは類似する。第２ビットラインＢＬ２に接続される第１乃至第３補助配線ＳＢＬ１〜ＳＢＬ３の長さの合計（例：６＋５＝１１）は、第２ビットラインＢＬ２に隣接する第３ビットラインＢＬ３に接続される第１、第３、及び第４補助配線ＳＢＬ１、ＳＢＬ３、ＳＢＬ４の長さの合計（例：１１＋２＝１３）と概ね同一であるか、或いは類似する。
このように、ビットラインＢＬ１〜ＢＬ４は実質的に同一の接続形状を有し、接続される補助配線ＳＢＬ１〜ＳＢＬ４の長さの合計が概ね等しいので、同一の電気的特性を有する。
＜実施例＞
図３６は図３５の変形形態を示す平面図である。
図３６を参照すると、半導体メモリ素子３ｂは、図３５の半導体メモリ素子３ａと同様に１６個の垂直チャンネル１５０と３個のダミーチャンネル１５０ｄとからなる１９個のチャンネルを有するセルアレイ１９０が反復されるセル構造を有する。
右側セル領域ＲＣでのチャンネル（１５０、１５０ｄ）の配列は、左側セル領域ＬＣでのチャンネル（１５０、１５０ｄ）の配列に対して、ビットラインピッチの２倍に相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。同様に、右側セル領域ＲＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列は、左側セル領域ＬＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列に対して、ビットラインピッチの２倍に相当する距離ぐらい第２方向Ｄ２に沿ってシフトされる。上部コンタクト１５４もやはりこれと同様である。
ビットラインＢＬ１〜ＢＬ４の各々は互に異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続される。一例として、第１ビットラインＢＬ１は、左側セル領域ＬＣでは第２補助配線ＳＢＬ２及び第１補助配線ＳＢＬ１と接続され、右側セル領域ＲＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続される。第２ビットラインＢＬ２は、左側セル領域ＬＣでは第３補助配線ＳＢＬ３と接続され、右側セル領域ＲＣでは第１補助配線ＳＢＬ１と接続される。第３ビットラインＢＬ３は、左側セル領域ＬＣでは第４補助配線ＳＢＬ４及び第３補助配線ＳＢＬ３と接続され、右側セル領域ＲＣでは第２補助配線ＳＢＬ２及び第１補助配線ＳＢＬ１と接続される。第４ビットラインＢＬ４は、左側セル領域ＬＣでは第１補助配線ＳＢＬ１と接続され、右側セル領域ＲＣでは第３補助配線ＳＢＬ３と接続される。
第１ビットラインＢＬ１は、第３ビットラインＢＬ３と同一の接続形状を有し、第２ビットラインＢＬ２は、第４ビットラインＢＬ４と同一の接続形状を有する。さらに、第１ビットラインＢＬ１に接続された第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４の長さの合計（例：５＋１１＝１６）は、第１ビットラインＢＬ１に隣接する第４ビットラインＢＬ４に接続される第１及び第３補助配線ＳＢＬ１、ＳＢＬ３の長さの合計（例：２＋６＝８）と相違する。第２ビットラインＢＬ２に接続された第１及び第３補助配線ＳＢＬ１、ＳＢＬ３の長さの合計（例：６＋２＝８）は、第２ビットラインＢＬ２に隣接する第３ビットラインＢＬ３に接続された第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４の長さの合計（例：１１＋５＝１６）と相違する。しかし、図３０乃至図３２を参照して前述したように、同一の長さを有する補助配線と接続されるビットラインに比べて一実施形態のビットラインＢＬ１〜ＢＬ４が相対的に優れた電気的特性を有する。
＜実施例＞
図３７は本発明の概念にしたがう、その他の実施形態による半導体メモリ素子を示す平面図である。
図３７を参照すると、半導体メモリ素子４ａは、図３の半導体メモリ素子１ａに比べて少なくとも第１方向Ｄ１にさらに拡張されたセル構造を有する。一例として、左側セル領域ＬＣ及び右側セル領域ＲＣの各々は、４個の選択ラインカット領域１３３によって分離される第１乃至第５ストリング選択ラインＳＳＬ１〜ＳＳＬ５を含む。半導体メモリ素子４ａは、ビットラインＢＬ１〜ＢＬ４と電気的に接続される２０個の垂直チャンネル１５０と４個のダミーチャンネル１５０ｄとからなる２４個のチャンネルを有するセルアレイ１９０が反復されるセル構造を有する。
右側セル領域ＲＣでのチャンネル（１５０、１５０ｄ）の配列は左側セル領域ＬＣでのチャンネル（１５０、１５０ｄ）の配列に対してダミーセル領域ＤＣを中心としてミラーイメージ（ｍｉｒｒｏｒ ｉｍａｇｅ）を有する。同様に、右側セル領域ＲＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列は左側セル領域ＬＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列に対してダミーセル領域ＤＣを中心としてミラーイメージを有する。
右側セル領域ＲＣでの上部コンタクト１５４の配列は左側セル領域ＬＣでの上部コンタクト１５４の配列と同一である。例えば、上部コンタクト１５４は図３３の半導体メモリ素子２ａでの上部コンタクト１５４の配列態様と同一である。
左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状は右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状と同一である。
ビットラインＢＬ１〜ＢＬ４の各々は、互に異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続される。一例として、第１ビットラインＢＬ１及び第４ビットラインＢＬ４の各々は、左側セル領域ＬＣでは第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２と接続され、右側セル領域ＲＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続される。第２ビットラインＢＬ２及び第３ビットラインＢＬ３は、左側セル領域ＬＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続され、右側セル領域ＲＣでは第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２と接続される。
このようにビットラインＢＬ１〜ＢＬ４は補助配線ＳＢＬ１〜ＳＢＬ４との接続形状が同一であるので、同一の電気的特性（例：ローディングキャパシタンス、抵抗）を有する。
＜実施例＞
図３８は図３７の変形形態を示す平面図である。
図３８を参照すると、半導体メモリ素子４ｂは、図３７の半導体メモリ素子４ａと同様に２４個のチャンネルを有するセルアレイ１９０が反復されるセル構造を有する。
右側セル領域ＲＣでのチャンネル（１５０、１５０ｄ）の配列は左側セル領域ＬＣでのチャンネル（１５０、１５０ｄ）の配列と同一である。同様に、右側セル領域ＲＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列は、左側セル領域ＬＣの垂直チャンネル１５０上に提供された下部コンタクト１５２の配列と同一である。右側セル領域ＲＣでの上部コンタクト１５４の配列は、左側セル領域ＬＣの上部コンタクト１５４に対してダミーセル領域ＤＣを中心としてミラーイメージを有する。
左側セル領域ＬＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状は右側セル領域ＲＣの補助配線ＳＢＬ１〜ＳＢＬ４の平面形状に対して第１方向Ｄ１の延長方向を軸としてミラーイメージを有する。
ビットラインＢＬ１〜ＢＬ４の各々は、互に異なる長さを有する補助配線ＳＢＬ１〜ＳＢＬ４と電気的に接続される。一例として、第１ビットラインＢＬ１及び第４ビットラインＢＬ４の各々は、左側セル領域ＬＣでは第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２と接続され、右側セル領域ＲＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続される。第２ビットラインＢＬ２及び第３ビットラインＢＬ３は、左側セル領域ＬＣでは第３補助配線ＳＢＬ３及び第４補助配線ＳＢＬ４と接続され、右側セル領域ＲＣでは第１補助配線ＳＢＬ１及び第２補助配線ＳＢＬ２と接続される。ビットラインＢＬ１〜ＢＬ４は補助配線ＳＢＬ１〜ＳＢＬ４との接続形状が同一であるので、同一の電気的特性（例：ローディングキャパシタンス、抵抗）を有する。
＜応用例＞
図３９は本発明の実施形態による半導体メモリ素子を具備するメモリカードを示すブロック図である。図４０は本発明の実施形態による半導体メモリ素子を応用した情報処理システムを示すブロック図である。
図３９を参照すると、上述した本発明の実施形態による半導体メモリ素子の中で少なくとも１つを含むメモリ１２１０は、メモリカード１２００に応用され得る。一例として、メモリカード１２００は、ホスト１２３０とメモリ１２１０との間の全般的なデータ交換を制御するメモリコントローラ１２２０を含む。ＳＲＡＭ１２２１は中央処理装置（ＣＰＵ）１２２２の動作メモリとして使用される。ホストインターフェイス１２２３はメモリカード１２００と接続されるホスト１２３０のデータ交換プロトコルを具備する。誤謬訂正コード（ＥＣＣ）１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正する。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための全般的な制御動作を実行する。
図４０を参照すると、情報処理システム１３００は本発明の実施形態による半導体メモリ素子の少なくとも１つを具備するメモリシステム１３１０を含む。情報処理システム１３００はモバイル機器やコンピュータ等を含む。一例として、情報処理システム１３００はメモリシステム１３１０の各々とシステムバス１３６０に電気的に接続されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２とを含み、図３９のメモリカード１２００と実質的に同様に構成される。
このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部（例：システム１３００の外部の素子や構成）から入力されたデータが格納される。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージセンサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）、及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）として提供される。一例として、メモリシステム１３１０は半導体ディスク装置ＳＳＤで構成され、この場合、情報処理システム１３００は大容量のデータをメモリシステム１３１０に安定的にそして信頼性があるように格納する。
以上の発明の詳細な説明は開示した実施形態に本発明を制限しようとする意図がなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合わせ、変更及び環境で使用することができる。添付された請求の範囲は他の実施形態も含むものとして解析しなければならない。
１、１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ、４ａ、４ｂ 半導体メモリ素子
１１０ 半導体基板
１２５、１４１、１４３ 絶縁膜
１２６ 共通ソース
１２８ ドレーン
１３１ ワードラインカット領域
１３３ 選択ラインカット領域
１３５ メモリ膜
１５０ 垂直チャンネル
１５０ｄ ダミーチャンネル
１５２ 下部コンタクト
１５４ 上部コンタクト
１６０ ゲートスタック
１６１〜１６６ ゲート
ＢＬ１〜ＢＬ４ ビットライン
ＤＣ ダミーセル領域
ＬＣ 第１セル領域（左側セル領域）
ＲＣ 第２セル領域（右側セル領域）
ＳＢＬ１〜ＳＢＬ４ 補助配線

Claims (23)

  1. 交互に反復されるゲートと絶縁膜とを含むスタックと、
    前記スタックの内で前記スタックを垂直に貫通する垂直チャンネルと、
    前記垂直チャンネルから離隔されたダミーセル領域と、
    前記スタックにオーバーラップされた第１、第２、第３、及び第４補助ビットラインと、
    前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続された第１ビットラインと、
    前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続された第２ビットラインと、を有し、
    前記第１補助ビットラインは、前記垂直チャンネルに電気的に接続され、
    前記第１補助ビットラインの第１長さは、前記第２補助ビットラインの第２長さより長いか、或は短く、
    前記第３補助ビットラインの第３長さは、前記第４補助ビットラインの第４長さより長いか、或いは短く、
    前記第１及び第２ビットラインと前記第１乃至第４補助ビットラインとは、第１セル領域と第２セル領域とに提供され、
    前記ダミーセル領域は、前記第１及び第２ビットラインと前記第１乃至第４補助ビットラインとを含む前記第１及び第２セル領域の間に提供されることを特徴とする半導体素子。
  2. 前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続された第３ビットラインと、
    前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続された第４ビットラインと、を
    さらに有することを特徴とする請求項１に記載の半導体素子。
  3. 前記スタックの内に第１、第２、第３、及び第４ワードラインカット領域をさらに含み、
    前記第１セル領域は、平面的に見る時、前記第１及び第２ワードラインカット領域の間に提供された複数個の第１セルストリングの柱を含み、
    前記第２セル領域は、平面的に見る時、前記第３及び第４ワードラインカット領域の間に提供された複数個の第２セルストリングの柱を含み、
    前記第２及び第３ワードラインカット領域は、前記第１セル領域を前記第２セル領域から分離し、
    前記ダミーセル領域は、前記第１セル領域を前記第２セル領域から分離する前記第２及び第３ワードラインカット領域の間に提供されることを特徴とする請求項１に記載の半導体素子。
  4. 前記スタックの前記第１セル領域にオーバーラップされる前記第１乃至第４補助ビットラインの各々によって定義される第１形状は、平面的に見る時、前記スタックの前記第２セル領域にオーバーラップされる前記第１乃至第４補助ビットラインの各々によって定義される第２形状と対称であることを特徴とする請求項１に記載の半導体素子。
  5. 前記スタックの前記第１セル領域にオーバーラップされる前記第１乃至第４補助ビットラインの各々によって定義される第１形状は、平面的に見る時、前記スタックの前記第２セル領域にオーバーラップされる前記第１乃至第４補助ビットラインの各々によって定義される第２形状のミラーイメージであることを特徴とする請求項１に記載の半導体素子。
  6. 前記ゲートの中で最上層のゲートは、前記第１及び第２セル領域の各々の内で第１及び第２ストリング選択ラインに分離されることを特徴とする請求項１に記載の半導体素子。
  7. 前記ゲートの中で前記最上層のゲートは、前記第１及び第２セル領域の各々の内で３個、或いはそれ以上のストリング選択ラインに分離されることを特徴とする請求項６に記載の半導体素子。
  8. 交互に反復されるゲートと絶縁膜とを含むスタックと、
    前記スタックの内で前記スタックを垂直に貫通する複数個の垂直チャンネルと、
    前記垂直チャンネルから離隔されたダミーセル領域と、
    不均一な長さを有し、前記複数個の垂直チャンネルの各々に電気的に接続された複数個の第１及び第２の補助ビットラインと、
    前記不均一な長さを有する前記複数個の第１及び第２の補助ビットラインの各々に電気的に接続された複数個の第１及び第２ビットラインと、を有し、
    前記第１及び第２ビットラインと前記不均一な長さを有する前記複数個の第１及び第２の補助ビットラインとは、第１及び第２セル領域内に提供され、
    前記ダミーセル領域は、前記第１及び第２ビットラインと前記不均一な長さを有する前記複数個の第１及び第２の補助ビットラインとを有する前記第１及び第２セル領域の間に提供されることを特徴とする半導体素子。
  9. 前記不均一な長さを有する前記複数個の第１の補助ビットラインの第１総長さは、前記不均一な長さを有する前記複数個の第２の補助ビットラインの第２総長さと同一であるか、或いは実質的に同一であることを特徴とする請求項８に記載の半導体素子。
  10. 前記不均一な長さを有する前記複数個の第１の補助ビットラインは、第１長さを有する第１補助ビットラインと第２長さを有する第２補助ビットラインとを含み、
    前記第２補助ビットラインの前記第２長さは、前記第１補助ビットラインの前記第１長さより少なくとも５０％さらに長いことを特徴とする請求項８に記載の半導体素子。
  11. 前記複数個の垂直チャンネルは、平面的に見る時、ジグザグ形態に配列されることを特徴とする請求項８に記載の半導体素子。
  12. 交互に反復されるゲートと絶縁膜とを含むスタックと、
    前記スタックの内の第１、第２、第３、及び第４ワードラインカット領域と、
    前記第２及び第３ワードラインカット領域の間のダミーセル領域と、
    複数個のビットラインと、
    複数個の補助ビットラインと、を有し、
    前記第１及び第２ワードラインカット領域の間に第１セル領域が定義され、
    前記第３及び第４ワードラインカット領域の間に第２セル領域が定義され、
    前記第２及び第３ワードラインカット領域は、前記第１セル領域を前記第２セル領域から分離し、
    前記複数個のビットラインは、前記第１セル領域から前記第２セル領域に向かって延長され、
    前記複数個の補助ビットラインは、前記複数個のビットラインを前記第１及び第２セル領域に電気的に接続し、
    前記複数個のビットラインの各々は、互に異なる長さを有する前記複数個の補助ビットラインの中で互に異なる補助ビットラインに電気的に接続されることを特徴とする半導体素子。
  13. 前記第１セル領域は、前記スタックの内で前記スタックを垂直に貫通する垂直チャンネルを含み、
    前記複数個の補助ビットラインは、前記スタックにオーバーラップされた第１、第２、第３、及び第４補助ビットラインを含み、
    前記複数個のビットラインは、第１及び第２ビットラインを含み、
    前記第１補助ビットラインは、前記垂直チャンネルに電気的に接続され、
    前記第１ビットラインは、前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続され、
    前記第１補助ビットラインの第１長さは、前記第２補助ビットラインの第２長さより短く、
    前記第２ビットラインは、前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続され、
    前記第３補助ビットラインの第３長さは、前記第４補助ビットラインの第４長さより短いことを特徴とする請求項１２に記載の半導体素子。
  14. 前記第２補助ビットラインの前記第２長さは、前記第１補助ビットラインの前記第１長さより少なくとも５０％さらに長いことを特徴とする請求項１または１３に記載の半導体素子。
  15. 前記複数個のビットラインは、
    前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続された第３ビットラインと、
    前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続された第４ビットラインと、を
    さらに含むことを特徴とする請求項１３に記載の半導体素子。
  16. 前記第１補助ビットラインの第１長さと前記第２補助ビットラインの第２長さとの第１合計は、前記第３補助ビットラインの第３長さと前記第４補助ビットラインの第４長さとの第２合計と同一であるか、或いは実質的に同一であることを特徴とする請求項１または１３に記載の半導体素子。
  17. 前記第１セル領域は、平面的に見る時、前記第１及び第２ワードラインカット領域の間に提供された複数個の第１セルストリングの柱を含み、
    前記第２セル領域は、平面的に見る時、前記第３及び第４ワードラインカット領域の間に提供された複数個の第２セルストリングの柱を含み、
    前記複数個の第１セルストリングの柱は、平面的に見る時、ジグザグ形態に配列され前記スタックを垂直に貫通する垂直チャンネルを含むことを特徴とする請求項１２に記載の半導体素子。
  18. 前記第１セル領域は、平面的に見る時、前記第１及び第２ワードラインカット領域の間に提供された複数個の第１セルストリングの柱を含み、
    前記第２セル領域は、平面的に見る時、前記第３及び第４ワードラインカット領域の間に提供された複数個の第２セルストリングの柱を含み、
    前記複数個の第１セルストリングの柱は、少なくとも４個のセルストリングの柱を含むことを特徴とする請求項１２に記載の半導体素子。
  19. 前記第１セル領域は、前記第１及び第２ワードラインカット領域の間に提供された第１選択ラインカット領域を含み、
    前記第２セル領域は、前記第３及び第４ワードラインカット領域の間に提供された第２選択ラインカット領域を含むことを特徴とする請求項１２に記載の半導体素子。
  20. 前記ダミーセル領域は、前記第１セル領域を前記第２セル領域から分離する前記第２及び第３ワードラインカット領域の間に提供された複数個のダミーセル領域の中でいずれか１つを含むことを特徴とする請求項１２に記載の半導体素子。
  21. 交互に反復された絶縁膜と犠牲膜を有するスタックの第１領域内にチャンネルホールを形成する段階と、
    前記チャンネルホール内に垂直チャンネルを形成する段階と、
    前記スタックから前記犠牲膜を除去して前記垂直チャンネルに隣接するリセスを形成する段階と、
    前記リセス内にゲートを形成する段階と、
    前記スタックにオーバーラップされる第１、第２、第３、及び第４補助ビットラインを形成する段階と、
    前記第１及び第２補助ビットラインにオーバーラップされ、電気的に接続される第１ビットラインを形成する段階と、
    前記第３及び第４補助ビットラインにオーバーラップされ、電気的に接続される第２ビットラインを形成する段階とを有し、
    前記第１領域と第２領域との間にダミーセル領域が提供され、
    前記第１補助ビットラインは、前記垂直チャンネルに電気的に接続され、
    前記第１補助ビットラインの第１長さは、前記第２補助ビットラインの第２長さに比べて長いか、或いは短く、
    前記第３補助ビットラインの第３長さは、前記第４補助ビットラインの第４長さに比べて長いか、或いは短く、
    前記第１領域と前記第２領域とは、前記第１及び第２ビットラインと前記第１乃至第４補助ビットラインとを含むことを特徴とする半導体素子の製造方法。
  22. 交互に反復された絶縁膜と犠牲膜とを有するスタックの第１及び第２領域内に複数個のチャンネルホールを形成する段階と、
    前記複数個のチャンネルホール内に複数個の垂直チャンネルを形成する段階と、
    前記スタックから前記犠牲膜を除去して前記垂直チャンネルに隣接するリセスを形成する段階と、
    前記リセス内にゲートを形成する段階と、
    不均一な長さを有する複数個の第１及び第２補助ビットラインを形成する段階と、
    前記不均一な長さを有する前記複数個の第１及び第２補助ビットラインの各々に電気的に接続される第１及び第２ビットラインを形成する段階とを有し、
    前記第１及び第２領域の間にダミー領域が提供され、
    前記不均一な長さを有する前記補助ビットラインの各々は、前記複数個の垂直チャンネルの中で対応する垂直チャンネルに電気的に接続され、
    前記第１及び第２領域は、前記第１及び第２ビットラインと前記不均一な長さを有する前記複数個の第１及び第２補助ビットラインとを含むことを特徴とする半導体素子の製造方法。
  23. 交互に反復された絶縁膜と犠牲膜とを有するスタックの内に複数個のチャンネルホールを形成する段階と、
    前記複数個のチャンネルホール内に複数個の垂直チャンネルを形成する段階と、
    前記スタックの内に複数個のワードラインカット領域を形成して第１及び第２セル領域と前記第１及び第２セル領域との間のダミーセル領域を定義する段階と、
    前記スタックから前記犠牲膜を除去して前記複数個の垂直チャンネルに隣接するリセスを形成する段階と、
    前記リセスの内にゲートを形成する段階と、
    不均一な長さを有する複数個の第１及び第２補助ビットラインを形成する段階と、
    前記不均一な長さを有する前記複数個の第１及び第２補助ビットラインの各々に電気的に接続される第１及び第２ビットラインを形成する段階とを有し、
    前記第１セル領域は、前記複数個のワードラインカット領域の中で第１及び第２ワードラインカット領域の間に提供され、
    前記第２セル領域は、前記複数個のワードラインカット領域の中で第３及び第４ワードラインカット領域の間に提供され、
    前記第２及び第３ワードラインカット領域は、前記第１セル領域を前記第２セル領域から分離し、
    前記ダミーセル領域は、前記第１セル領域を前記第２セル領域から分離する前記第２及び第３ワードラインカット領域の間に提供され、
    前記不均一な長さを有する前記補助ビットラインの各々は、前記複数個の垂直チャンネルの中で対応する垂直チャンネルに電気的に接続されることを特徴とする半導体素子の製造方法。
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