CN107818982A - 半导体存储装置 - Google Patents

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Abstract

本发明提供能提高动作稳定性的半导体存储装置。半导体存储装置包括层叠体及构造体。层叠体包括层叠区域。层叠区域包括选择栅极电极、在第1方向上从第1选择栅极电极离开的第2选择栅极电极、设置在第1选择栅极电极与第2选择栅极电极之间并在第1方向上排列的第1电极、设置在第2选择栅极电极与第1电极之间并在第1方向上排列的第2电极、和设置在第1、第2电极之间并在第1方向上排列的多个第3电极。第1电极的间隔大于第3电极的间隔。第2电极的间隔大于第3间隔。构造体包括在第1方向上延伸的半导体主体、设置在半导体主体与层叠区域之间的外侧膜、设置在半导体主体与外侧膜之间的内侧膜、和设置在外侧膜与内侧膜之间的中间膜。

Description

半导体存储装置
相关申请的交叉引用
本申请基于日本专利申请第2016－180014号(申请日：2016年9月14日)主张优先权，这里引用其全部内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
在半导体存储装置中，希望稳定的动作。
发明内容
本发明的实施方式提供一种能够提高动作稳定性的半导体存储装置。
本发明的实施方式的半导体存储装置包括层叠体及第1构造体。上述层叠体包括第1层叠区域。上述第1层叠区域包括第1选择栅极电极、在第1方向上从上述第1选择栅极电极离开的第2选择栅极电极、设置在上述第1选择栅极电极与上述第2选择栅极电极之间并在上述第1方向上排列的多个第1电极、设置在上述第2选择栅极电极与上述多个第1电极之间并在上述第1方向上排列的多个第2电极、和设置在上述多个第1电极与上述多个第2电极之间并在上述第1方向上排列的多个第3电极。在上述多个第1电极的相邻的2个第1电极间的第1间隔大于上述多个第3电极的相邻的2个第3电极间的第3间隔。上述多个第2电极的相邻的2个第2电极间的第2间隔大于上述第3间隔。上述第1构造体包括在上述第1方向上延伸的第1半导体主体、设置在上述第1半导体主体与上述第1层叠区域之间的第1外侧膜、设置在上述第1半导体主体与上述第1外侧膜之间的第1内侧膜、和设置在上述第1外侧膜与上述第1内侧膜之间的第1中间膜。
附图说明
图1是例示有关第1实施方式的半导体存储装置的示意性剖视图。
图2A及图2B是例示有关第1实施方式的半导体存储装置的动作的示意图。
图3是例示有关实施方式的半导体存储装置的特性的图表。
图4是例示半导体存储装置的特性的图表。
图5是例示有关实施方式的半导体存储装置的示意图。
图6A～图6F是例示有关第1实施方式的半导体存储装置的示意性剖视图。
图7A及图7B是例示有关第2实施方式的半导体存储装置的动作的示意图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
图面是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。即使是表示相同部分的情况，也有根据附图而将相互的尺寸或比率不同地表示的情况。
在本说明书和各图中，对于与已出现过的图中描述的要素同样的要素赋予相同的标号，适当省略详细的说明。
(第1实施方式)
图1是例示有关第1实施方式的半导体存储装置的示意性剖视图。
如图1所示，半导体存储装置110包括层叠体SB及第1构造体ST1。在该例中，半导体存储装置110包括第2构造体ST2。
层叠体SB包括第1层叠区域SR1。
第1层叠区域SR1包括第1选择栅极电极SG1、第2选择栅极电极SG2、多个第1电极21、多个第2电极22及多个第3电极23。
第2选择栅极电极SG2在第1方向上从第1选择栅极电极SG1离开。
设第1方向为Z轴方向。设相对于Z轴方向垂直的1个方向为X轴方向。设相对于Z轴方向及X轴方向垂直的方向为Y轴方向。
在该例中，设有基体10。层叠体SB设置在基体10的面10u(例如上表面)之上。Z轴方向与面10u交叉。例如，Z轴方向相对于面10u垂直。
在该例中，设有多个第1选择栅极电极SG1。多个第1选择栅极电极SG1在Z轴方向上排列。在多个第1选择栅极电极SG1之间设有层间绝缘膜SGi1。第1选择栅极电极SG1的数量既可以是1也可以是2以上。
在该例中，设有多个第2选择栅极电极SG2。多个第2选择栅极电极SG2在Z轴方向上排列。在多个第2选择栅极电极SG2之间设有层间绝缘膜SGi2。第2选择栅极电极SG2的数量既可以是1也可以是2以上。
多个第1电极21设置在第1选择栅极电极SG1与第2选择栅极电极SG2之间。多个第1电极21在第1方向(Z轴方向)上排列。在该例中，在多个第1电极21之间可以设有层间绝缘膜21i。
多个第2电极22设置在第2选择栅极电极SG2与多个第1电极21之间。多个第2电极22在第1方向(Z轴方向)上排列。在多个第2电极22之间设有层间绝缘膜22i。
多个第3电极23设置在多个第1电极21与多个第2电极22之间。多个第3电极23在第1方向上排列。在该例中，在多个第3电极23之间设有层间绝缘膜23i。
第1构造体ST1包括第1半导体主体51s、第1外侧膜51a及第1内侧膜51b、第1中间膜51c。第1半导体主体51s在第1方向(Z轴方向)上延伸。第1外侧膜51a设置在第1半导体主体51s与第1层叠区域SR1之间。第1内侧膜51b设置在第1半导体主体51s与第1外侧膜51a之间。第1中间膜51c设置在第1外侧膜51a与第1内侧膜51b之间。
在该例中，第1构造体ST1还包括第1芯部51p。第1芯部51p在第1方向(Z轴方向)上延伸。在第1芯部51p的周围设有上述膜。第1芯部51p也可以省略。
例如，在多个第3电极23与第1半导体主体51s交叉的部分处形成晶体管。该晶体管作为存储器单元MC发挥功能。设置在2个选择栅极电极之间的多个电极例如作为字线发挥功能。
第1外侧膜51a例如作为块绝缘膜发挥功能。第1内侧膜51b例如作为隧道绝缘膜发挥功能。第1中间膜51c例如作为电荷蓄积膜发挥功能。例如，根据蓄积在第1中间膜51c中的电荷的多少，存储器单元MC的晶体管的阈值电压变化。阈值电压的差异与存储在半导体存储装置110中的信息对应。通过读出与阈值电压对应的值(电流或电压)，所存储的信息被读出。
在实施方式中，多个第1电极21的相邻的2个间的第1间隔d1大于多个第3电极23的相邻的2个间的第3间隔d3。多个第2电极21的相邻的2个间的第2间隔d2大于第3间隔d3。
由此，写入稳定化。例如，能够减少向非选择单元的误写入。例如，在写入动作中，能够增大选择单元的阈值电压与非选择单元的阈值电压之差。能够提高可靠性。能够提供一种能够提高动作稳定性的半导体存储装置。
例如，多个第1电极21、多个第2电极22及多个第3电极23形成1个串列(string)。在串列的一端设有第1选择栅极电极SG1，在另一端设有第2选择栅极电极SG2。在串列中的与选择栅极电极近的部分中，可以想到在第1半导体主体51s中产生电子及空穴的对。由于该电子及空穴的对，有时发生向非选择单元的电荷的注入。例如可以想到，该电子及空穴的对通过带间隧道而产生。
在实施方式中，例如使与选择栅极电极近的多个电极之间的间隔(例如第1间隔d1及第2间隔d2)比距选择栅极电极远的多个电极之间的间隔(例如第3间隔d3)大(宽)。在串列中的与选择栅极电极近的部分中，电场被缓和。由此，例如带间隧道得到抑制。电子及空穴的对的产生得到抑制。例如，向非选择单元的电荷的注入得到抑制。例如，能够抑制向非选择单元的误写入。写入动作变得稳定。
如图1所示，在该例中，层叠体SB还包括第3选择栅极电极SG3。
将第2选择栅极电极SG2及第3选择栅极电极SG3连结的方向沿着第2方向。第2方向与第1方向(Z轴方向)交叉。在该例中，第2方向是Y轴方向。
在该例中，设有多个第3选择栅极电极SG3。多个第3选择栅极电极SG3在Z轴方向上排列。在多个第3选择栅极电极SG3之间设有层间绝缘膜SGi3。第3选择栅极电极SG3的数量既可以是1也可以是2以上。
第1选择栅极电极SG1包括在第1方向(Z轴方向)上与第3选择栅极电极SG3相离的区域(第1选择栅极区域RSG1)。多个第1电极21包括第1选择栅极区域RSG1与第3选择栅极电极SG3之间的区域(第1电极区域R21)。多个第2电极22包括第1选择栅极区域RSG1与第1电极区域R21之间的区域(第2电极区域R22)。多个第3电极23包括第1电极区域R21与第2电极区域R22之间的区域(第3电极区域R23)。
层叠体SB包括第2层叠区域SR2。第2层叠区域SR2包括上述的第1选择栅极区域RSG1、第3选择栅极电极SG3、第1电极区域R21、第2电极区域R22及第3电极区域R23。
半导体存储装置110还包括第2构造体ST2。第2构造体ST2包括第2半导体主体52s、第2外侧膜52a、第2内侧膜52b及第2中间膜52c。
第2半导体主体52s在第1方向(Z轴方向)上延伸。第2外侧膜52a设置在第2半导体主体52s与第2层叠区域SR2之间。第2内侧膜52b设置在第2半导体主体52s与第2外侧膜52a之间。第2中间膜52c设置在第2外侧膜51a与第2内侧膜52b之间。在该例中，第2构造体ST2还包括第2芯部52p。第2芯部52p在第1方向(Z轴方向)上延伸。在第2芯部52p的周围设有上述膜。第2芯部52p也可以省略。
第2构造体ST2形成另1个串列。
第1半导体主体51s包括第1端部51sa和第2端部51sb。第2半导体主体52s包括第3端部52sc和第4端部52sd。它们的端部被电连接于布线(导电层)。
在该例中，半导体存储装置110还包括第1导电层CL1及第2导电层CL2。第1导电层CL1与第1端部51sa及第3端部52sc电连接。第2导电层CL2与第2端部51sb及第4端部52sd电连接。
第1导电层CL1例如也可以是基体10的一部分。第1导电层CL1例如与源极线SL电连接。
在该例中，第2导电层CL2经由第1接触电极CP1而与第1半导体主体51s的第2端部51sb电连接。第2导电层CL2经由第2接触电极CP2而与第2半导体主体52s的第4端部52sd电连接。第2导电层CL2例如是位线BL。
例如，设有控制部70。控制部70与第1导电层CL1、第2导电层CL2、第1选择栅极电极SG1、第2选择栅极电极SG2、多个第1电极21、多个第2电极22及多个第3电极23电连接。
以下，对半导体存储装置110的写入动作的例子进行说明。
图2A及图2B是例示有关第1实施方式的半导体存储装置的动作的示意图。
图2A及图2B分别例示了第1构造体ST1的串列及第2构造体ST2的串列中的电位。在该例中，在第1构造体ST1的串列中包含的1个存储器单元MC是选择单元SC。选择单元SC与多个第3电极23中的1个对应。在该例中，与多个第3电极23对应的晶体管用于信息的存储。与多个第1电极21及多个第2电极22对应的晶体管不用于信息的存储。与多个第1电极21及多个第2电极22对应的晶体管例如是伪晶体管。
进行选择单元SC的写入的第1动作由控制部70如以下这样进行。控制部70在第1动作中，使第1导电层CL1为第1电位V01，使第2导电层CL2为第2电位V01。在该例中，第1电位V01及第2电位V02是0V(伏特)。
在第1动作中，控制部70将多个第3电极23中的1个设定为第3电位V03。在该例中，多个第3电极23是电极WL00～WLn。多个第3电极23中的该1个对应于选择单元SC。多个第3电极23中的该1个对应于选择电极。第3电位V03比第1电位V01高，比第2电位V02高。在该例中，第3电位V03是写入电压Vpgm。第3电位V03例如是20V。
在第1动作中，控制部70使多个第1电极21为第4电位V04。在该例中，多个第1电极21是电极WLDS0及WLDS1。在第1动作中，控制部70使多个第2电极22为第5电位V05。在该例中，多个第2电极22是电极WLDD0及WLDD1。第4电位V04在第1电位V01与第3电位V03之间。第5电位V05在第2电位V02与第3电位V03之间。在该例中，第4电位V04是6V。在该例中，第5电位V05是6V。
在第1动作中，控制部70使多个第3电极23中的除了上述1个以外的其他的多个第3电极23(非选择单元NC1)中的至少1个成为第6电位V06。第6电位V06在第4电位V04与第3电位V03之间，在第5电位V05与第3电位V03之间。在该例中，第6电位V06是10V。
在第1动作中，控制部70使第2选择栅极电极SG2成为第7电位V07。第7电位V07比第4电位V04低、比第5电位V05低。在该例中，第7电位V07是3V。第7电位V07例如比第1电位V01高，比第2电位V02高。
在第1动作中，控制部70使第1选择栅极电极SG1成为第8电位V08。第8电位V08比第7电位V07低。在该例中，第8电位V08是0V。在该例中，第8电位V08与第1电位V01及第2电位V02相同。
在第1动作中，控制部70使第3选择栅极电极SG3成为第9电位V09。第9电位V09比第7电位V07低。在该例中，第9电位V09是0V。第9电位V09例如与第1电位V01及第2电位V02相同。
通过这样的第1动作，例如在第1导电层CL1与多个第3电极23的上述1个(选择单元的电极)之间，在第1半导体主体51s形成反转层。由此，从第1半导体主体51s向与多个第3电极23的上述1个(选择单元SC)对应的第1中间膜51c注入电荷CR。该注入例如基于FN(Fowler－Nordheim)电流。注入的电荷CR被蓄积到第1中间膜51c中。这样，通过第1动作，选择单元SC被写入信息。
另一方面，在与第1构造体ST1对应的串列的其他非选择单元NC1中，电极的电位是第4电位V04、第5电位V05或第6电位V06，所以实质上不进行电荷的注入。
另一方面，在与第2构造体ST2对应的串列的单元(非选择单元NC2)中，第3选择栅极电极SG3的电位是第9电位V09，所以沟道为截止状态。在第2半导体主体52s中实质上不流过电流。因此，在由第2构造体ST2和上述选择电极形成的存储器单元MC中，即使向该选择电极施加第3电位V03(写入电压Vpgm)，实质上也不发生电荷的注入。
这样，通过第1动作，能够对希望的选择单元写入信息。
在上述那样的第1动作中，例如与第1选择栅极电极SG1近的多个第1电极21被设定为第4电位V04(中间电压，在该例中是6V)。例如，与第2选择栅极电极SG2近的多个第2电极22被设定为第5电位V05(中间电压，在该例中是6V)。因此，与没有设置这些中间电位的参考例相比，电子及空穴的对的产生进一步得到抑制。在该参考例中，例如在第1选择栅极电极SG1与第2选择栅极电极SG2之间仅设置多个第3电极23，没有设置上述多个第1电极21及多个第2电极22。
此时，在实施方式中，使设为中间电位的多个第1电极21之间的间隔(第1间隔d1)及设为中间电位的多个第2电极22之间的间隔(第2间隔d2)变大。如上述那样，使第1间隔d1及第2间隔d2分别比多个第3电极23之间的间隔(第3间隔d3)大。由此，例如由带间隧道带来的电子及空穴的对的产生得到抑制，向非选择单元的电荷的注入得到抑制。结果，向非选择单元的误写入减少。写入动作变得稳定。
例如，根据实施方式，能够提高以下说明的Boost特性。Boost特性是关于选择单元SC的阈值特性与非选择单元(例如上述非选择单元NC2等)的阈值特性的差的特性。
图3是例示有关实施方式的半导体存储装置的特性的图表。
图3的横轴是写入电压Vpgm。纵轴是阈值电压Vth。在这些图中，表示了选择单元SC的特性和非选择单元NC2的特性。
如图3所示，在选择单元SC中，如果写入电压Vpgm超过20V，则阈值电压Vth开始上升。如果写入电压Vpgm上升，则阈值电压Vth上升。另一方面，在非选择单元NC2中，也如果使写入电压Vpgm过度地变高，则阈值电压Vth开始上升。由此，例如有在非选择单元NC2中发生误写入的情况。
例如，设阈值电压Vth达到1V的、非选择单元NC2的写入电压Vpgm与选择单元SC的写入电压Vpgm的差为Boost特性值Xb。在实施方式中，能够使该Boost特性值Xb变大。
例如，在1个参考例(半导体存储装置119)中，多个第1电极21的各自、多个第2电极22的各自及多个第3电极23的各自的厚度是28nm。并且，多个第1电极21之间的间隔(第1间隔d1)、多个第2电极22之间的间隔(第2间隔d2)及多个第3电极23之间的间隔(第3间隔d3)分别是30nm。
另一方面，在有关实施方式的半导体存储装置110的1个例子(半导体存储装置110a)中，多个第1电极21的各自、多个第2电极22的各自及多个第3电极23的各自的厚度是28nm。并且，第1间隔d1及第2间隔d2分别是35nm，第3间隔d3是30nm。半导体存储装置110a的Boost特性值Xb比半导体存储装置119的Boost特性值Xb大。前者与后者的差是0.22V。能得到0.22V的改善。
另一方面，在有关实施方式的半导体存储装置110的另一例(半导体存储装置110b)中，多个第1电极21的各自、多个第2电极22的各自及多个第3电极23的各自的厚度是28nm。并且，第1间隔d1及第2间隔d2分别是39nm，第3间隔d3是30nm。半导体存储装置110b的Boost特性值Xb比半导体存储装置119的Boost特性值Xb大。前者与后者的差是0.37V。能得到0.37V的改善。
这样，在实施方式中，能够使Boost特性值Xb比间隔均匀的参考例大。由此，能够抑制误写入。能够提供一种能够提高动作稳定性的半导体存储装置。
图4是例示半导体存储装置的特性的图表。
图4表示以上述参考例(半导体存储装置119)为基准时的、半导体存储装置110a及110b的Boost特性值的改善度。纵轴是半导体存储装置119的Boost特性值Xb与半导体存储装置110a或110b的Boost特性值Xb的差ΔXb。
如图4所示，在半导体存储装置110a中，差ΔXb是0.22V。在半导体存储装置110b中，差ΔXb是0.37V。
在实施方式中，第1间隔d1与第3间隔d3之差的绝对值例如是2纳米以上且10纳米以下。第2间隔d1与第3间隔d3之差的绝对值例如是2纳米以上且10纳米以下。
在实施方式中，第1间隔d1例如是第3间隔d3的1.05倍以上且1.5倍以下。第2间隔d2例如是第3间隔d3的1.05倍以上且1.5倍以下。
例如，间隔被局部地设定得较大的电极位于多个电极中的端部。例如，包括多个第1电极21的区域的第1方向(Z轴方向)的第1长度、包括多个第2电极22的区域的第1方向的第2长度、包括多个第3电极23的区域的第1方向的第3长度的合计对应于1个串列的长度。上述第1长度相对于该合计(1个串列的长度)的比例如是0.05以上且0.15以下。将整体的长度的0.05倍以上且0.15倍以下的长度的区域中包含的电极之间的间隔局部地扩大。由此，能够抑制误写入，提高动作稳定性。
在半导体存储装置110中，例如也可以由控制部70进行擦除的第2动作。例如，控制部70也可以还实施使多个第3电极23的至少1个的电位比第1导电层CL1的电位低、且比第2导电层CL2的电位低的第2动作。由此，进行擦除。
在半导体存储装置110中，例如也可以由控制部70进行读出的第3动作。例如，控制部70在第3动作中，使第1导电层CL1成为第12电位，使第2导电层CL2成为第13电位。第13电位与第12电位不同。控制部70在第3动作中，使多个第3电极23的至少1个成为第14电位。第14电位与第12电位之差的绝对值及第14电位与第13电位之差的绝对值分别比第3电位V03与第1电位V01之差的绝对值小。控制部70在该状态下，检测与多个第3电极23的该至少1个对应的晶体管的阈值电压所对应的值(例如，电压及电流中的至少某个)。由此，能够检测该晶体管的存储状态。即，将信息读出。
在关于图2说明的例子中，第6电位V06与第1电位V01之间的差的绝对值是第3电位V03与第1电位V01之间的差的绝对值的0.4倍以上且0.6倍以下。例如，第6电位V06与第1电位V01之间的差的绝对值是第3电位V03与第1电位V01之间的差的绝对值的约0.5倍。
第4电位V04与第1电位V01之间的差的绝对值例如是第6电位V06与第1电位V01之间的差的0.4倍以上且0.8倍以下。第4电位V04与第1电位V01之间的差的绝对值例如是第6电位V06与第1电位V01之间的差的约0.6倍。
在实施方式中，第1外侧膜51a及第2外侧膜52a例如含有氧化铝等。这些外侧膜是绝缘性的。第1内侧膜51b及第2内侧膜52b例如含有氧化硅等。这些内侧膜是隧道绝缘膜。第1中间膜51c及第2中间膜52c例如含有氮化硅。这些中间膜例如也可以含有多晶硅。第1芯部51p及第2芯部52p例如含有氧化硅等。这些材料是例子，在实施方式中，这些膜的材料是任意的。
第1半导体主体51s及第2半导体主体52s例如含有硅(例如多晶硅)。
在实施方式中，半导体主体的厚度是约20纳米。如图1所示，例如设沿着从第1内侧膜51b朝向第1外侧膜51a的方向(例如Y轴方向)的第1半导体主体51s的厚度为半导体主体厚度ts。半导体主体厚度ts例如是5纳米以上且30纳米以下。
例如，第1构造体ST1及第2构造体ST2分别在层叠体SB中在第1方向(Z轴方向轴方向)上延伸。
如以下说明那样，在半导体存储装置110中，构造体在X轴方向及Y轴方向上排列。
图5是例示有关实施方式的半导体存储装置的示意图。
如图5所示，在半导体存储装置110中，在第1导电层CL1与第2导电层CL2之间设有多个构造体(例如，上述的第1构造体ST1及第2构造体ST2等)。进而，设有第3导电层CL3，在第3导电层CL3与第1导电层CL1之间设有多个构造体(例如第3构造体ST3)。第2导电层CL2与选择位线S－BL对应。第3导电层CL3与非选择位线U－BL对应。第3构造体ST3的构造例如与第1构造体ST1是同样的，所以省略说明。
在1个构造体(串列)中，多个存储器单元MC在Z轴方向上排列。这样的构造体沿着X轴方向及Y轴方向排列。存储器单元MC三维地排列。
多个电极WL(多个第1电极21、多个第2电极22及多个第3电极23等)与第1构造体ST1对置，也与第3构造体ST3对置。例如，多个电极WL(多个第3电极23)中的1个是选择电极。选择电极与包含在第1构造体ST1中的多个晶体管(存储器单元MC)中的1个(选择单元SC)连接。该选择电极还与包含在第3构造体ST3中的多个晶体管(存储器单元MC)中的1个连接。包含在第3构造体ST3中的多个晶体管中的该1个与非选择单元NC3对应。
在对选择单元SC进行写入的情况下，例如第2导电层CL2(选择位线S－BL)被设定为0伏特(电压VSS)。另一方面，第3导电层CL3(非选择位线U－BL)被设定为3伏特(电压VDDSA)。由此，与第3导电层CL3对应的存储器单元MC成为非选择状态。
选择单元SC的电特性与非选择单元(例如，非选择单元NC1、非选择单元NC2及非选择单元NC3等)的电特性不同。非选择单元例如包括与选择单元SC相同的串列(层叠体)中包含的存储器单元MC(例如非选择单元NC1)。非选择单元例如包括连接在与选择单元SC相同的位线(选择位线S－BL)上的其他串列中包含的存储器单元MC。非选择单元包括连接在与选择单元SC不同的位线(非选择位线U－BL)上的存储器单元MC。
在实施方式中，例如除了非选择单元NC2以外，在非选择单元NC1及非选择单元NC3中也能够抑制误写入。
图6A～图6F是例示有关第1实施方式的半导体存储装置的示意性剖视图。
这些图是将图1所示的构造以X－Y平面切断时的剖视图。
如图6A、图6C及图6E所示，第1内侧膜51b设置在第1半导体主体51s的周围。第1中间膜51c设置在第1内侧膜51b的周围。第1外侧膜51a设置在第1中间膜51c的周围。在该例中，第1半导体主体51s设置在第1芯部51p的周围。
如图6B、图6D及图6F所示，第2内侧膜52b设置在第2半导体主体52s的周围。第2中间膜52c设置在第2内侧膜52b的周围。第2外侧膜52a设置在第2中间膜52c的周围。在该例中，第2半导体主体52s设置在第2芯部52p的周围。
在图2所示的例子中，控制部70在第1动作中，使选择电极以外的其他多个第3电极23的全部为第6电位V06。如关于以下的第2实施方式说明那样，也可以将其他多个第3电极23中的至少1个设定为别的电位。
(第2实施方式)
图7A及图7B是例示有关第2实施方式的半导体存储装置的动作的示意图。
图7A及图7B分别例示第1构造体ST1的串列及第2构造体ST2的串列中的电位。在该例中，第1构造体ST1的串列中包含的1个存储器单元MC是选择单元SC。
如图7A及图7B所示，控制部70在选择单元SC的写入(第1动作)中进行以下动作。控制部70使第1导电层CL1成为第1电位V01，使第2导电层CL2成为第2电位V02。控制部70使多个第3电极V03中的1个成为已经说明的第3电位V03。控制部使多个第1电极21成为已经说明的第4电位V04，使多个第2电极22成为已经说明的第5电位V05。控制部70使多个第3电极23中的除了上述1个以外的其他的多个第3电极23的至少1个成为已经说明的第6电位V06。控制部70使第2选择栅极电极SG2成为已经说明的第7电位V07。控制部70使第1选择栅极电极SG1成为已经说明的第8电位V08，使第3选择栅极电极SG3成为已经说明的第9电位V09。
在有关本实施方式的半导体存储装置120中，控制部70在第1动作中进行以下动作。使位于上述被设为第6电位V06的多个第3电极23中的上述的至少1个与多个第1电极21之间的多个第3电极23中的别的至少1个成为第10电位V10。第10电位V10在第4电位V04与第6电位V06之间。在该例中，第10电位V10是8V。
控制部70使位于被设为第6电位V06的多个第3电极23中的上述至少1个与多个第2电极22之间的多个第3电极23中的别的至少1个成为第11电位V11。第11电位V11在第5电位V05与第6电位V06之间。在该例中，第11电位V11是8V。
在图7所示的例子中，设“m”为3以上的整数。设“n”为6以上的整数。“n”比“m”大。例如，字线WL00及WL01被设为第10电位V10。例如，字线WL02～WL(m－1)被设为第6电位06。字线WL02的图示被省略。例如，字线WLm被设为第3电位V03。例如，字线WL(m+1)～WL(n－2)被设为第6电位V06。字线WL(n－2)的图示被省略。例如，字线WL(n－1)及WLn被设为第11电位V11。
这样，在半导体存储装置120中，从选择单元SC朝向第1选择栅极电极SG1，电位以第6电位V06(中间电位的例如10V)及第10电位V10依次下降。从选择单元SC朝向第2选择栅极电极SG2，电位以第6电位V06(中间电位的例如10V)及第11电位V11依次下降。例如，朝向串列的端而电位单调地下降。
由此，能够抑制向非选择单元的误写入。能够提供一种能够提高动作稳定性的半导体存储装置。能够进一步抑制误写入。能够提供一种能够进一步提高动作稳定性的半导体存储装置。
例如，第4电位V04与第1电位V01之间的差的绝对值是第6电位V06与第1电位V01之间的差的0.4倍以上且小于0.7倍。第10电位V10与第1电位V01之间的差的绝对值是第6电位V06与第1电位V01之间的差的0.7倍以上且0.9倍以下。例如，第11电位V11与第2电位V02之间的差的绝对值是第6电位V06与第2电位V02之间的差的0.7倍以上且0.9倍以下。
对于半导体存储装置120中包含的电极及膜等，可以适用关于半导体存储装置110说明的结构及材料。
根据实施方式，能够提供一种能够提高动作稳定性的半导体存储装置。
在本说明书中，“电连接的状态”包括多个导电体物理地接触而在这些多个导电体之间流过电流的状态。“电连接的状态”包括在多个导电体之间被插入别的导电体、在这些多个导电体之间流过电流的状态。
在本说明书中，“垂直”及“平行”不仅包括严格的垂直及严格的平行，而且包括例如包含制造工序中的偏差等的情况，只要实质上垂直及实质上平行就可以。
以上，参照具体例对本发明的实施方式进行了说明。但是，本发明并不限定于这些具体例。例如，关于半导体存储装置中包含的选择栅极电极、第1～第3电极、层叠体、构造体、半导体主体、外侧膜、内侧膜、中间膜及控制部等的各要素的具体的结构，只要本领域技术人员可以通过从周知的范围适当选择而同样地实施本发明，并得到同样的效果，则包含在本发明的范围中。
此外，将各具体例的某两个以上的要素在技术上可能的范围内组合的形态也只要包含本发明的主旨，则包含在本发明的范围中。
除此以外，本领域技术人员能够基于作为本发明的实施方式叙述的半导体存储装置适当进行设计变更而实施的全部半导体存储装置，也只要包含本发明的主旨，则包含在本发明的范围中。
除此以外，在本发明的思想范畴中，只要是本领域技术人员，就能够想到各种变更例及修正例，应理解为这些变更例及修正例也属于本发明的范围。
说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

Claims (7)

1.一种半导体存储装置，其特征在于，
具备层叠体和第1构造体；
上述层叠体包括第1层叠区域，该第1层叠区域包括：
第1选择栅极电极；
第2选择栅极电极，在第1方向上从上述第1选择栅极电极离开；
多个第1电极，设置在上述第1选择栅极电极与上述第2选择栅极电极之间，在上述第1方向上排列；
多个第2电极，设置在上述第2选择栅极电极与上述多个第1电极之间，在上述第1方向上排列；以及
多个第3电极，设置在上述多个第1电极与上述多个第2电极之间，在上述第1方向上排列，
上述多个第1电极的相邻的2个第1电极之间的第1间隔大于上述多个第3电极的相邻的2个第3电极之间的第3间隔，上述多个第2电极的相邻的2个第2电极之间的第2间隔大于上述第3间隔；
上述第1构造体包括：
第1半导体主体，在上述第1方向上延伸；
第1外侧膜，设置在上述第1半导体主体与上述第1层叠区域之间；
第1内侧膜，设置在上述第1半导体主体与上述第1外侧膜之间；以及
第1中间膜，设置在上述第1外侧膜与上述第1内侧膜之间。
2.如权利要求1所述的半导体存储装置，其特征在于，
还具备第2构造体、第1导电层以及第2导电层；
上述层叠体还包括第3选择栅极电极，将上述第2选择栅极电极及上述第3选择栅极电极连结的方向沿着与上述第1方向交叉的第2方向；
上述第1选择栅极电极包括在上述第1方向上与上述第3选择栅极电极相离的第1选择栅极区域；
上述多个第1电极包括上述第1选择栅极区域与上述第3选择栅极电极之间的第1电极区域；
上述多个第2电极包括上述第1选择栅极区域与上述第1电极区域之间的第2电极区域；
上述多个第3电极包括上述第1电极区域与上述第2电极区域之间的第3电极区域；
上述层叠体包括第2层叠区域，该第2层叠区域包括上述第1选择栅极区域、上述第3选择栅极电极、上述第1电极区域、上述第2电极区域及上述第3电极区域；
上述第2构造体包括：
第2半导体主体，在上述第1方向上延伸；
第2外侧膜，设置在上述第2半导体主体与上述第2层叠区域之间；
第2内侧膜，设置在上述第2半导体主体与上述第2外侧膜之间；以及
第2中间膜，设置在上述第2外侧膜与上述第2内侧膜之间；
上述第1半导体主体包括第1端部和第2端部；
上述第2半导体主体包括第3端部和第4端部；
上述第1导电层与上述第1端部及上述第3端部电连接；
上述第2导电层与上述第2端部及上述第4端部电连接。
3.如权利要求2所述的半导体存储装置，其特征在于，
还包括与上述第1导电层、上述第2导电层、上述第1选择栅极电极、上述第2选择栅极电极、上述多个第1电极、上述多个第2电极及上述多个第3电极电连接的控制部；
上述控制部进行第1动作，在该第1动作中：
使上述第1导电层成为第1电位；
使上述第2导电层成为第2电位；
使上述多个第3电极中的1个成为比上述第1电位高、且比上述第2电位高的第3电位；
使上述多个第1电极成为上述第1电位与上述第3电位之间的第4电位；
使上述多个第2电极成为上述第2电位与上述第3电位之间的第5电位；
使上述多个第3电极中的除了上述1个以外的其他的上述多个第3电极中的至少1个成为第6电位，上述第6电位在上述第4电位与上述第3电位之间、且在上述第5电位与上述第3电位之间；
使上述第2选择栅极电极成为比上述第4电位低、且比上述第5电位低的第7电位；
使上述第1选择栅极电极成为比上述第7电位低的第8电位；
使上述第3选择栅极电极成为比上述第7电位低的第9电位。
4.如权利要求3所述的半导体存储装置，其特征在于，
上述控制部在上述第1动作中，
使位于被设为上述第6电位的上述多个第3电极中的上述至少1个与上述多个第1电极之间的上述多个第3电极中的别的至少1个成为第10电位；
使位于被设为上述第6电位的上述多个第3电极中的上述至少1个与上述多个第2电极之间的上述多个第3电极中的别的至少1个成为第11电位；
上述第10电位在上述第4电位与上述第6电位之间；
上述第11电位在上述第5电位与上述第6电位之间。
5.如权利要求4所述的半导体存储装置，其特征在于，
上述第10电位与上述第6电位之差的绝对值是2伏特以下。
6.如权利要求1～5中任一项所述的半导体存储装置，其特征在于，
还具备基体；
上述层叠体设置在上述基体的面之上；
上述第1方向与上述面交叉。
7.如权利要求1～5中任一项所述的半导体存储装置，其特征在于，
上述第1构造体在上述层叠体中在上述第1方向上延伸。
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