JP2012043995A - 半導体装置 - Google Patents

Abstract

【課題】リーク電流が発生しにくく、低消費電力化に好適な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１２内に埋め込まれてＸ方向に並列して延在する複数のビット線ＢＬと、Ｘ方向と交差するＹ方向に延在するワード線と、ビット線ＢＬと前記第２配線との交点に設けられたメモリセルＭと、複数のビット線ＢＬのうち最外列のビット線ＢＬの外側に設けられ、Ｘ方向に延在してビット線ＢＬと並走するダミービット線ＤＢＬとを含み、ダミービット線ＤＢＬが、半導体基板１２に供給される電位と同じ電位が供給されるダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞を含むことを特徴とする。
【選択図】図６Ａ

Description

本発明は、半導体装置に関し、特に、リーク電流が発生しにくく、低消費電力化に好適な半導体装置に関する。

従来の半導体装置の一例として、メモリセルブロックの縁部にダミー配線が配置されているものがある。ダミー配線は、配線の疎密による影響を抑制するために形成される。例えば、メモリセルブロックには、通常、微細なパターンからなる複数のビット線が繰り返し配置されている。メモリセルブロックの最外列に配置されるビット線のさらに外側にダミービット線を形成すると、最外列に配置されるビット線の形状を他のビット線の形状と等しく高精度で形成することができる。

従来のダミー配線を有する半導体装置としては、例えば、特許文献１に記載の半導体記憶装置が挙げられる。特許文献１には、第１のダミーセル群を選択するダミーワード線と、第１のダミーセル群のデータが転送されるダミービット線とを具備する半導体記憶装置が記載されている。引用文献１に記載のダミービット線（ＤＢＬ）はダミーワード線（ＤＷＬ）の電位制御に応答してその電位が変化するものである。

また、半導体装置の小型化に伴って、近年、縦構造トランジスタのような小面積構造のトランジスタを備える半導体装置が検討されている。縦構造トランジスタは、トランジスタの３端子（ソース／ゲート／ドレイン）を半導体基板の平面方向に並べるのではなく、半導体基板に垂直な方向に並べることで、トランジスタの平面積を小さくできるものである。
例えば、特許文献２には、第１の導電型のゲート電極を共有した複数の角柱縦型ＭＯＳトランジスタからなるトランジスタ列が複数配置され、アレイ状に形成された半導体装置が記載されている。

また、従来の半導体装置の一例として、例えば、選択メモリセルのドレイン側であるサブビット線の隣のサブビット線にドレイン電位と実質同電位の電位を供給する第３メインビット線を含む不揮発性半導体記憶装置がある（例えば、特許文献３参照）。
また、従来の半導体装置の一例として、例えば、データ回路にデータがロードされた後、電流漏れ不良のあるビット線を検索し、データ回路のデータのうち不良ビット線に対応するデータの内容のみを設定し直すデータ再設定手段を具備してなる不揮発性半導体記憶装置がある（例えば、特許文献４参照）。

特開２００７−２５００２０号公報 特開２００９−８１３７７号公報 特開２００３−２２６８４号公報 特許第３５１２８３３号公報

以下は本願発明者の検討により与えられる内容である。
特許文献２に示されるような縦構造トランジスタをメモリセルトランジスタに用いた半導体装置においては、ビット線及びダミービット線は、半導体基板内に絶縁膜を介して其々形成される事となる。

ここで、ダミービット線は上述のように端部に配置されるビット線の形状を他のビット線の形状と同等とするために設けられるものであるが、ダミービット線自身の形状が保証されるものではない。従って、ダミービット線部分において、それを覆う絶縁膜を含めて形状が均一化されず、絶縁膜が薄く形成されてしまった場合などにはダミービット線と半導体基板間においてリーク電流が発生してしまうことが考えられる。

このリーク電流が発生すると半導体装置のスタンバイ電流等を増加させるため、これを防止することが必要である。

本発明者は、上記課題を解決するために、ダミー配線の電位に着目して鋭意検討を重ねた。その結果、半導体基板内に埋め込まれた配線およびダミー配線を有する半導体装置において、ダミー配線を、半導体基板に供給される電位と同じ電位が供給されるものとすることで、ダミー配線と半導体基板とのショートが生じたとしてもリーク電流が発生しないようにすればよいことを見出し、本発明の半導体装置を想到した。

本発明の半導体装置は、半導体基板内に埋め込まれて第１の方向に並列して延在する複数の第１配線と、前記第１の方向と交差する第２の方向に延在する第２配線と、前記第１配線と前記第２配線との交点に設けられたメモリセルと、複数の前記第１配線のうち最外列の前記第１配線の外側に設けられ、前記第１の方向に延在して前記第１配線と並走するダミー配線とを含み、前記ダミー配線が、前記半導体基板に供給される電位と同じ電位が供給される第１ダミー配線を含むものであることを特徴とする。

本発明の半導体装置は、半導体基板内に埋め込まれて第１の方向に並列して延在する複数の第１配線と、前記第１の方向と交差する第２の方向に延在する第２配線と、前記第１配線と前記第２配線との交点に設けられたメモリセルと、複数の前記第１配線のうち最外列の前記第１配線の外側に設けられ、前記第１の方向に延在して前記第１配線と並走するダミー配線とを含み、前記ダミー配線が、前記半導体基板に供給される電位と同じ電位が供給される第１ダミー配線を含むものであるので、ダミー配線と半導体基板の間でショートが生じたとしてもリーク電流が発生しない。その結果、半導体装置の低消費電力化を妨げる半導体装置のスタンバイ電流の増加などの不都合が生じにくく、低消費電力化に好適な優れた半導体装置を提供できる。

図１は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための模式図である。 図２は、図１の半導体記憶装置の一部を拡大して示した図であり、図１に示す１つのバンクを示した拡大模式図である。 図３は、図２において点線で囲まれた領域を拡大して示した拡大模式図である。 図４は、図３において点線で囲まれた領域を拡大して示した拡大模式図である。 図５は、図１〜図４に示す半導体記憶装置の一部を示した図であり、メモリセルを模式的に示した斜視図である。 図６Ａは、図１〜図４に示す半導体記憶装置の一部を示した図であり、図４のＡ−Ａ´断面に対応する縦断面図である。 図６Ｂは、図１〜図４に示す半導体記憶装置の一部を示した図であり、図４のＢ−Ｂ´断面に対応する縦断面図である。

以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、本発明
は以下の実施形態に限定されるものではなく、以下の説明で用いる図面は、本発明の実施
形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実
際の半導体装置の寸法関係とは異なる場合がある。

図１は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための模式図である。図２は、図２は、図１の半導体記憶装置の一部を拡大して示した図であり、図１に示す１つのバンクを示した拡大模式図である。図３は、図２において点線で囲まれた領域を拡大して示した拡大模式図である。図４は、図３において点線で囲まれた領域を拡大して示した拡大模式図である。図５は、図１〜図４に示す半導体記憶装置の一部を示した図であり、メモリセルを模式的に示した斜視図である。また、図６Ａおよび図６Ｂは、図１〜図４に示す半導体記憶装置の一部を示した図であり、図６Ａは図４のＡ−Ａ´断面に対応する縦断面図であり、図６Ｂは図４のＢ−Ｂ´断面に対応する縦断面図である。

本実施形態の半導体記憶装置は、図１に示すように、格子状に配置された８つのバンク（ＢＡＮＫ）と、複数のボンディングパッド１とを備えている。本実施形態においては、８つのバンク（ＢＡＮＫ）を備えている場合を例に挙げて説明するが、バンクの数は特に限定されるものではなく、例えば４つであっても構わない。

ボンディングパッド１は、外部とのインターフェースであり、データ入出力を行うためのものである。したがって、本実施形態の半導体記憶装置は、ボンディングパッド１から動作に必要な電源や、制御内容を示すコマンド、バンクの指定及びバンク内部のメモリセルの指定を含むアドレスなどを受けて動作し、ボンディングパッド１からデータを出力する。
なお、本実施形態の半導体記憶装置においては、電源として、そのまま内部の回路において用いられるＶＤＤ（電源電位）やＶＳＳ（接地電位）以外に、図１に示す内部電源発生回路２において発生されてビット線のプリチャージ等の所定の用途に用いられるＶＢＬ（ビット線プリチャージ電位）も用いられる。

バンク（ＢＡＮＫ）は、図２に示すように、メモリセルブロック３とセンスアンプ４とサブワードドライバー５とからなる単位構造を複数備えるものである。
図２に示すように、メモリセルブロック３は、Ｘ方向（第１の方向）およびＸ方向に直交するＹ方向（第２の方向）に沿ってアレイ状に複数並べられている。各メモリセルブロック３のＹ方向に沿う縁部の外側にはセンスアンプ４およびダミービット線電源供給領域（電源供給領域）４ａ（図２においては図示略）が配置され、各メモリセルブロック３のＸ方向に沿う縁部の外側にはサブワードドライバー５およびダミーワード線電源供給領域５ａ（図２においては図示略）が配置されている。

また、本実施形態においては、図２に示すように、各メモリセルブロック３が、Ｘ方向においてはセンスアンプ４に挟まれ、Ｙ方向においてはサブワードドライバー５に挟まれた状態となっている。
また、図２に示すように、バンク（ＢＡＮＫ）のＸ方向に沿う縁部に配置されたサブワードドライバー５のメモリセルブロック３と反対側の縁部には、それぞれメインワードドライバー６が配置されている。また、センスアンプ４のＸ方向に沿う縁部とサブワードドライバー５のＹ方向に沿う縁部とによって囲まれた領域には、それぞれアレイ制御回路７が配置されている。アレイ制御回路７は、センスアンプ４とサブワードドライバー５の制御信号等を出力するものである。

図３に示すように、メモリセルブロック３は、Ｘ方向に並列して延在する複数のビット線ＢＬ（第１配線）と、Ｙ方向に並列して延在する複数のワード線ＷＬ（第２配線）と、ビット線ＢＬとワード線ＷＬとの交点に配置された複数のメモリセル（図３においては不図示）と、複数のビット線ＢＬのうち最外列のビット線ＢＬの外側に設けられ、Ｘ方向に延在してビット線ＢＬと並走するダミービット線ＤＢＬ（ダミー配線）とを含むものである。

また、本実施形態においては、図３に示すように、複数のワード線ＷＬのうち、最外列のワード線が、ダミーワード線ＤＷＬ（第３ダミー配線）とされている。ダミーワード線ＤＷＬの内側には、ウエハレベルバーンイン用ダミーワード線ＤＭＹＷＬＴが設けられている。ウエハレベルバーンインは、初期故障不良を除くために実施されるものであり、ウエハレベルバーンイン時にはウエハ状態で全部のワード線ＷＬに通常の使用状態の電位レベルより高く設定された電位が供給される。ウエハレベルバーンイン用ダミーワード線ＤＭＹＷＬＴは、ウエハレベルバーンイン時にワード線ＷＬと同じ電位が供給されるものである。
ウエハレベルバーンイン用ダミーワード線ＤＭＹＷＬＴが設けられていることで、ウエハレベルバーンイン用ダミーワード線ＤＭＹＷＬＴに接続されるメモリセルやキャパシタが、ウエハレベルバーンイン用ダミーワード線ＤＭＹＷＬＴの内側に配置されたワード線ＷＬや、それに接続されるメモリセルやキャパシタと比較して、ウエハレベルバーンイン時にストレス不足になることを回避できる。

ビット線ＢＬは、センスアンプ４（ＳＡＭＰ）に接続されている。センスアンプ４は、メモリセルブロック３に隣接配置されて、ビット線ＢＬを制御するものであり、ビット線ＢＬのデータ（電圧）を増幅し、ビット線ＢＬにＶＢＬ（ビット線プリチャージ電位）を供給するものである。
また、ダミービット線ＤＢＬは、メモリセルブロック３の縁部に配置され、ダミービット線電源供給領域４ａに接続されている。ダミービット線電源供給領域４ａは、図３に示すように、ダミービット線ＤＢＬに電位を供給するものであり、隣接するメモリセルブロック３間に、各センスアンプ４のＹ方向端部を挟むように配置されている。

また、本実施形態においては、図４に示すように、センスアンプ４に、１ペアのビット線（例えば、図４において最外列のビット線ＢＬとＢＬＢ＜０＞）の電位を増幅するアンプと、１ペアのビット線の電位を信号ＰＲＥＣに応答してＶＢＬにプリチャージするプリチャージ回路とが設けられている。なお、ＶＢＬ（ビット線プリチャージ電位）は、図４に示すＣＳＰとＣＳＮとの間（ＣＳＰ−ＣＳＮ間）の電位差の実質的に半分とされている。

また、ダミービット線ＤＢＬは、図３に示すように、メモリセルブロック３のＸ方向に沿う両縁部に４本ずつ設けられている。
本実施形態においては、ダミービット線ＤＢＬがメモリセルブロック３の両縁部に、それぞれ４本ずつ設けられている場合を例に挙げて説明するが、ダミービット線ＤＢＬの数は特に限定されるものではなく、メモリセルブロック３の両縁部にそれぞれ３本ずつ設けられていてもよいし、２本ずつ設けられていても構わない。
なお、ダミービット線ＤＢＬの数を多くすればするほど、メモリセルブロック３の平面積を広くしなければならない。このため、ダミービット線ＤＢＬの数は、最外列のビット線ＢＬの形状を十分な精度で形成できる本数であって、かつ少ない本数であることが望ましい。

本実施形態においては、図４に示すように、メモリセルブロック３の両縁部に配置された４本ずつのダミービット線ＤＢＬのうち、外側から３本目までのダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞は、半導体基板に供給される電位（ＶＳＳ（接地電位））と同じ電位が供給されるものとなっている。

なお、本実施形態において、半導体基板とは、メモリセルを構成するトランジスタ（縦型トランジスタ）が形成される基板のことをいうものとする。例えば、既知のトリプルウェル構成を用いてメモリセルのトランジスタが、半導体基板と異なるＰウェルからなる領域に設けられている場合には、そのＰウェルからなる領域を半導体基板という。

また、メモリセルブロック３の両縁部に配置された４本のダミービット線ＤＢＬのうち、ビット線ＢＬに隣接するダミービット線ＤＢＬ（第２ダミー配線）＜３＞は、図４に示すように、ビット線ＢＬに供給される電位と同じ、ビット線ＢＬのプリチャージ電位（ＶＢＬ）が供給されるものとなっている。
このように、ダミービット線ＤＢＬが複数本設けられ、最も内側に配置されたビット線ＢＬに隣接するダミービット線ＤＢＬ＜３＞が、ビット線ＢＬに供給される電位と同じ電位が供給されるものとなっている場合、最外列のビット線ＢＬの電位の環境を他のビット線ＢＬの環境と同様にすることができる。

具体的には、本実施形態においては、全てのビット線ＢＬの電位の環境が、ＶＢＬの供給されたビット線ＢＬ間または、ＶＢＬの供給されたビット線ＢＬとダミービット線ＤＢＬとの間に挟まれている環境となっている。このため、本実施形態においては、全てのビット線ＢＬの電位の環境が同じとなり、全てのビット線ＢＬの電位の環境が同じでない半導体記憶装置と比較して、信頼性に優れたものとなる。

また、図３に示すように、ワード線ＷＬは、メモリセルブロック３に隣接配置されたサブワードドライバー５（Ｗｏｒｄ Ｄｒｉｖｅｒ）に接続されており、サブワードドライバー５において、活性／非活性が制御される。サブワードドライバー５およびメインワードドライバー６（図２参照）は、ワード線ＷＬを制御するものである。
また、ダミーワード線ＤＷＬは、メモリセルブロック３の縁部に配置され、ダミーワード線電源供給領域５ａに接続されている。ダミーワード線電源供給領域５ａは、図３に示すように、ダミーワード線ＤＷＬに電位を供給するものであり、隣接するメモリセルブロック３間に、各サブワードドライバー５のＸ方向端部を挟むように配置されている。

また、本実施形態においては、図４に示すように、サブワードドライバー５には、ワード線ＷＬの駆動（活性）に用いられるＶＰＰ（昇圧電位）または、ワード線ＷＬの非選択（非活性）時の電位として用いられるＶＫＫ（負電位）が供給されるようになっている。

本実施形態においては、図３に示すように、ダミーワード線ＤＷＬは、メモリセルブロック３のＹ方向に沿う両縁部に、１本ずつ設けられている。ダミーワード線ＤＷＬの数は特に限定されるものではないが、ダミーワード線ＤＷＬの数を多くすればするほど、メモリセルブロック３の平面積を広くしなければならない。このため、ダミーワード線ＤＷＬの数は、最外列のワード線ＷＬの形状を十分な精度で形成できる本数であって、かつ少ない本数であることが望ましい。

また、メモリセルブロック３の両縁部に配置されたダミーワード線ＤＷＬは、図４に示すように、ＶＳＳ（接地電位）が供給されている。
このように、最もワード線ＷＬに近いダミーワード線ＤＷＬが、ワード線ＷＬに供給される電位と同じ電位が供給されるものとなっている場合、最外列のワード線ＷＬの電位の環境を他のワード線ＷＬの環境と同様にすることができる。したがって、本実施形態においては、全てのワード線ＷＬの電位の環境が同じでない半導体記憶装置と比較して、信頼性に優れたものとなる。

次に、本実施形態の半導体記憶装置に備えられたメモリセルについて、詳細に説明する。
メモリセルＭは、図５に示すように、柱状半導体１３を有する縦型トランジスタと、縦型トランジスタに接続されたキャパシタ１１とを含むものであり、ビット線ＢＬとワード線ＷＬとの交点に設けられている。なお、図５においては、図４に示す２本のワード線ＷＬと３本のビット線ＢＬ（図５の奥に記載されたビット線はトランジスタに非接続）との交点部分のみを抜き出して記載している。また、図５においては、図面を見やすくするために、キャパシタ１１は２つのみ記載し、残りの２つの柱状半導体１３の上部に設けられたキャパシタ１１の記載を省略している。

メモリセルＭを構成する各縦型トランジスタは、図６Ａおよび図６Ｂに示すように、半導体基板１２からなる柱状半導体１３と、柱状半導体１３の上部に形成された縦型トランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）である上部拡散層２５と、柱状半導体１３の下部に形成された縦型トランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）である下部拡散層２６と、ゲート絶縁膜２７（図５においては図示略）を介して柱状半導体１３と対向する一対のゲート電極とを備えるものである。
そして、本実施形態においては、図６Ａに示すように、ビット線ＢＬが、ビット線コンタクトＢＣを介して縦型トランジスタの下部拡散層２６に接続されており、ワード線ＷＬが、縦型トランジスタのゲート電極として機能するものとなっている。

また、メモリセルＭの各縦型トランジスタの上部拡散層２５の上には、ストレージノードコンタクトＳＣ（図５においては図示略）を介してキャパシタ１１が形成されている。キャパシタ１１は、ストレージノードＳＮである下部電極と容量絶縁膜とセルプレートＣＰである上部電極とを備えている。柱状半導体１３およびストレージノードコンタクトＳＣの各々は、層間絶縁膜２３、２４により絶縁分離されている。

図５に示すように、本実施形態においては、ビット線ＢＬおよびダミービット線ＤＢＬの延在方向（Ｘ方向）と、ワード線ＷＬおよびダミーワード線ＤＷＬの延在方向（Ｙ方向）とは、平面視で直交する方向となっている。そして、図６Ａおよび図６Ｂに示すように、ダミービット線ＤＢＬとワード線ＷＬとの交点には、ダミートランジスタが設けられている。ダミートランジスタは、メモリセルＭの縦型トランジスタと同じトランジスタからなるものである。

また、メモリセルＭおよびダミートランジスタを構成する縦型トランジスタは、半導体基板１２の活性領域であるＰウェルからなる領域に設けられている。図５に示すように、半導体基板１２には、Ｘ方向およびＹ方向に沿って延在する複数のトレンチ２２が形成されている。そして、トレンチ２２間の領域が、トランジスタのチャネルとなる部分を含む柱状半導体１３となっている。なお、柱状半導体１３は、半導体基板１２の活性領域にＸ方向およびＹ方向にトレンチ２２を形成することにより設けられたものであり、図５、図６Ａ、図６Ｂに示すように、柱状半導体１３の表面１３ａよりも下に配置された部材は、半導体基板１２に埋め込まれた部材となっている。

各トレンチ２２の底部の内壁には、熱酸化膜などからなる絶縁膜１４が形成されている。絶縁膜１４の内側には、図５および図６Ａに示すように、ビット線ＢＬまたはダミービット線ＤＢＬが半導体基板１２内に埋め込み形成されている。したがって、ビット線ＢＬおよびダミービット線ＤＢＬは、絶縁膜１４を介して半導体基板１２と接するものとなっている。

また、図５および図６Ａに示すように、ダミービット線ＤＢＬは、ビット線ＢＬと同じ断面形状を有するものであり、ダミービット線ＤＢＬとビット線ＢＬとの間隔は、隣接するビット線ＢＬ間の間隔と同じとされている。
また、ビット線ＢＬは、メモリセルＭの縦型トランジスタのソース又はドレイン領域（Ｓ／Ｄ）であって、各柱状半導体１３の下部に設けられた下部拡散層２６に、導電材料からなるビット線コンタクトＢＣを介してそれぞれ接続されている。

また、図６Ａに示すように、ダミービット線ＤＢＬのうち、外側から２本目までのダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞は、半導体基板１２に供給される電位（ＶＳＳ（接地電位））と同じ電位が供給されるものであり、絶縁膜１４によってダミートランジスタと絶縁されている。
また、ダミービット線ＤＢＬ＜０＞、ＤＢＬ＜１＞間に配置された柱状半導体１３上には、キャパシタ１１が形成されていない。

また、ダミービット線ＤＢＬのうち、外側から３本目のダミービット線（第１ダミー配線）ＤＢＬ＜２＞は、半導体基板１２に供給される電位（ＶＳＳ（接地電位））と同じ電位が供給され、ダミートランジスタの下部拡散層に導電材料からなるコンタクトＤＢＣを介して接続されている。
また、図６Ａに示すように、ダミービット線ＤＢＬのうちビット線ＢＬに隣接するダミービット線ＤＢＬ（第２ダミー配線）＜３＞は、ビット線ＢＬに供給される電位と同じ電位（ＶＢＬ）が供給され、ビット線ＢＬと同様に、ダミートランジスタの下部拡散層に導電材料からなるコンタクトＤＢＣを介して接続されている。
そして、図６Ａに示すように、ダミービット線ＤＢＬ＜２＞、ＤＢＬ＜３＞と接続された柱状半導体１３上には、それぞれダミーキャパシタ１１ａが形成されている。

図６Ａに示すように、本実施形態においては、ダミービット線ＤＢＬ＜０＞、ＤＢＬ＜１＞間に配置された柱状半導体１３上には、キャパシタ１１が形成されていないが、ダミービット線ＤＢＬ＜２＞、ＤＢＬ＜３＞と接続された柱状半導体１３上には、それぞれダミーキャパシタ１１ａが形成されている。ダミーキャパシタ１１ａは、キャパシタ１１の形状を安定して高精度で形成するために設けられるものである。本実施形態においては、ダミービット線ＤＢＬ＜２＞、ＤＢＬ＜３＞と接続された柱状半導体１３上に、それぞれダミーキャパシタ１１ａが形成されているので、ダミービット線ＤＢＬ＜０＞、ＤＢＬ＜１＞間に配置された柱状半導体１３上にキャパシタ１１が形成されていなくても、キャパシタ１１の形状を安定して高精度で形成できる。このため、ダミービット線ＤＢＬ＜０＞、ＤＢＬ＜１＞間に配置された柱状半導体１３上にキャパシタ１１を形成せず、生産性を向上させている。

また、図６Ａおよび図６Ｂに示すように、ダミービット線ＤＢＬのうち、外側から３本目までのダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞は、ビット線ＢＬよりも上層に設けられた上層配線２８（配線層）からコンタクトプラグ２９を介して電位（ＶＳＳ（接地電位））が供給されるようになっている。コンタクトプラグ２９は、図３に示すメモリセルブロック３のＹ方向に沿う縁部の外側に配置されたダミービット線電源供給領域４ａに設けられている。

また、図６Ａに示すように、ダミービット線ＤＢＬのうち、ビット線ＢＬに隣接するダミービット線ＤＢＬ（第２ダミー配線）＜３＞およびビット線ＢＬは、ビット線ＢＬよりも上層に設けられた上層配線１８（配線層）からダミービット線電源供給領域４ａまたはセンスアンプ４に設けられた図示しないコンタクトプラグを介して電位（ＶＢＬ）が供給されるようになっている。

また、図６Ｂに示すように、ワード線ＷＬおよびダミーワード線ＤＷＬは、ワード線ＷＬよりも上層に設けられた上層配線１９（配線層）からサブワードドライバー５またはダミーワード線電源供給領域５ａに設けられた図示しないコンタクトプラグを介して電位（ＶＳＳ（接地電位））が供給されるようになっている。

なお、図６Ａおよび図６Ｂに示すように、ダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞に電位を供給する上層配線２８と、ビット線ＢＬに隣接するダミービット線ＤＢＬ（第２ダミー配線）＜３＞およびビット線ＢＬに電位を供給する上層配線１８とは、基板深さ方向の位置が同じ層となっているが、上層配線２８および上層配線１８と、ワード線ＷＬおよびダミーワード線ＤＷＬに電位を供給する上層配線１９とは、基板深さ方向の位置が異なる層となっている。

本実施形態の半導体記憶装置は、半導体基板１２内に埋め込まれてＸ方向に並列して延在する複数のビット線ＢＬと、Ｘ方向と交差するＹ方向に延在するワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの交点に設けられたメモリセルＭと、複数のビット線ＢＬのうち最外列のビット線ＢＬの外側に設けられ、Ｘ方向に延在してビット線ＢＬと並走するダミービット線ＤＢＬとを含み、ダミービット線ＤＢＬが、半導体基板１２に供給される電位と同じ電位が供給されるダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞を含むものであるので、ダミービット線ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞と半導体基板１２の間でショートが生じたとしてもリーク電流が発生しない。その結果、半導体装置の低消費電力化を妨げる半導体装置のスタンバイ電流の増加などの不都合が生じにくく、低消費電力化に好適な優れた半導体装置を提供できる。

また、本実施形態の半導体記憶装置は、ダミービット線ＤＢＬが、複数本設けられ、最も外側に配置されているダミービット線ＤＢＬ＜０＞が、半導体基板１２に供給される電位と同じ電位が供給されるものであるので、ダミービット線ＤＢＬ＜０＞と半導体基板１２の間でのショートに起因するリーク電流を効果的に防止できる。

また、本実施形態の半導体記憶装置は、ダミービット線ＤＢＬが絶縁膜１４を介して半導体基板１２と接しているので、ダミービット線ＤＢＬと半導体基板１２との間のショートを防止することができる。
なお、本実施形態においては、ビット線ＢＬに隣接するダミービット線ＤＢＬ＜３＞の外側にもダミービット線ＤＢＬが設けられているので、ビット線ＢＬに隣接するダミービット線ＤＢＬ＜３＞の形状や、ダミービット線ＤＢＬ＜３＞と半導体基板１２との間の絶縁膜１４の形状は、高精度で形成されたものとなる。したがって、ビット線ＢＬのプリチャージ電位（ＶＢＬ）が供給されるダミービット線ＤＢＬであるダミービット線ＤＢＬ＜３＞と半導体基板１２との間でのショートは、絶縁膜１４によって効果的に防止される。

また、本実施形態の半導体記憶装置は、メモリセルＭが、縦型トランジスタを有するものであるので、小型化に適したものとなる。
また、本実施形態の半導体記憶装置は、ダミービット線ＤＢＬが、ビット線ＢＬと同じ断面形状を有するものであり、ダミービット線ＤＢＬとビット線ＢＬとの間隔が、隣接するビット線ＢＬ間の間隔と同じであるので、最外列に配置されるビット線ＢＬの形状を他のビット線ＢＬの形状と等しく高精度で形成することができる。

また、本実施形態の半導体記憶装置は、ワード線ＷＬが、半導体基板１２内に埋め込まれて並列して延在する複数のものであり、複数のワード線ＷＬのうち最外列のワード線ＷＬが、ダミーワード線ＤＷＬであるので、ダミーワード線ＤＷＬに隣接して配置されるワード線ＷＬの形状を他のワード線ＷＬの形状と等しく高精度で形成することができる。

以上、本発明を実施形態に基づき説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、ビット線やワード線のような複数アレイ配置されている線を用いるものであって、その線自身が半導体基板内に埋め込まれている構成であれば、他の半導体メモリ（ＳＲＡＭ（Static Random Access Memory）,フラッシュメモリ、ＰＲＡＭ（Phase Change Random Access Memory）,ＭＲＡＭ（Magnetoresistive Random Access Memory）等）や、コントローラ等の半導体装置においても本発明は同様に適用可能である。

１…ボンディングパッド、２…内部電源発生回路、３…メモリセルブロック、４…センスアンプ、４ａ…ダミービット線電源供給領域（電源供給領域）、５…サブワードドライバー、５ａ…ダミーワード線電源供給領域、６…メインワードドライバー、７…アレイ制御回路、１１…キャパシタ、１１ａ…ダミーキャパシタ、１２…半導体基板、１３…柱状半導体、１４…絶縁膜、１８、１９、２８…上層配線（配線層）、２２…トレンチ、２３、２４…層間絶縁膜、２５…上部拡散層、２６…下部拡散層、２７…ゲート絶縁膜、２９…コンタクトプラグ、ＢＣ…ビット線コンタクト、ＢＬ…ビット線（第１配線）、ＣＰ…セルプレート、ＤＢＣ…コンタクト、ＤＢＬ…ダミービット線（ダミー配線）、ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞…第１ダミー配線（ダミー配線）、ＤＢＬ＜３＞…第２ダミー配線（ダミー配線）、ＤＷＬ…ダミーワード線（第３ダミー配線）、Ｍ…メモリセル、ＳＣ…ストレージノードコンタクト、ＶＳＳ…接地電位、ＶＢＬ…ビット線プリチャージ電位、ＷＬ…ワード線（第２配線）。

Claims (20)

1. 半導体基板内に埋め込まれて第１の方向に並列して延在する複数の第１配線と、
   前記第１の方向と交差する第２の方向に延在する第２配線と、
   前記第１配線と前記第２配線との交点に設けられたメモリセルと、
   複数の前記第１配線のうち最外列の前記第１配線の外側に設けられ、前記第１の方向に延在して前記第１配線と並走するダミー配線とを含み、
   前記ダミー配線が、前記半導体基板に供給される電位と同じ電位が供給される第１ダミー配線を含むものであることを特徴とする半導体装置。
2. 前記第１配線がビット線であり、前記第２配線がワード線であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１ダミー配線は、接地電位が供給されるものであることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記ダミー配線が、複数本設けられ、
   最も外側に配置されている前記ダミー配線が、前記第１ダミー配線であることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置。
5. 複数本の前記ダミー配線のうち前記第１配線に隣接する第２ダミー配線が、前記第１配線に供給される電位と同じ電位が供給されるものであることを特徴とする請求項４に記載の半導体装置。
6. 前記第２ダミー配線は、ビット線プリチャージ電位が供給されるものであることを特徴とする請求項５に記載の半導体装置。
7. 前記複数の第１配線と、前記第２配線と、前記メモリセルと、前記ダミー配線とを含むメモリセルブロックが備えられ、
   前記メモリセルブロックの前記第２の方向に沿う縁部の外側に、前記ダミー配線に電位を供給する電源供給領域が配置されていることを特徴とする請求項１〜請求項６のいずれか一項に記載の半導体装置。
8. 前記メモリセルブロックが複数備えられ、前記電源供給領域が、隣接する前記メモリセルブロック間に配置されていることを特徴とする請求項７に記載の半導体装置。
9. 前記メモリセルブロックの前記第２の方向に沿う縁部の外側に、前記第１配線に電位を供給するセンスアンプが配置されていることを特徴とする請求項７に記載の半導体装置。
10. 前記ダミー配線が絶縁膜を介して前記半導体基板と接していることを特徴とする請求項１〜請求項９のいずれか一項に記載の半導体装置。
11. 前記メモリセルが、前記半導体基板からなる柱状半導体と、前記柱状半導体の上部に形成された上部拡散層と、前記柱状半導体の下部に形成された下部拡散層と、ゲート絶縁膜を介して前記柱状半導体と対向するゲート電極とを備える縦型トランジスタを有するものであることを特徴とする請求項１〜請求項１０のいずれか一項に記載の半導体装置。
12. 前記第１配線が、ビット線コンタクトを介して前記下部拡散層に接続され、
    前記第２配線が、前記ゲート電極として機能するものであることを特徴とする請求項１１に記載の半導体装置。
13. 前記ダミー配線と前記第２配線との交点に設けられたダミートランジスタを含み、
    前記ダミートランジスタが、前記メモリセルの前記縦型トランジスタと同じトランジスタからなるものであることを特徴とする請求項１１に記載の半導体装置。
14. 前記ダミー配線が、複数本設けられ、
    複数本の前記ダミー配線のうち前記第１配線に隣接する第２ダミー配線が、前記第１配線に供給される電位と同じ電位が供給され、前記ダミートランジスタの前記下部拡散層にコンタクトを介して接続されているものであることを特徴とする請求項１３に記載の半導体装置。
15. 前記ダミー配線が、複数本設けられ、
    複数本の前記ダミー配線のうち最も外側に配置されたダミー配線が、前記ダミートランジスタと絶縁されていることを特徴とする請求項１３または請求項１４に記載の半導体装置。
16. 前記メモリセルが、前記縦型トランジスタに接続されたキャパシタを含むことを特徴とする請求項１１〜請求項１５のいずれか一項に記載の半導体装置。
17. 前記第２ダミー配線と前記第２配線との交点に設けられたダミートランジスタ上に、前記ダミートランジスタに接続されたダミーキャパシタが設けられていることを特徴とする請求項１４〜請求項１６のいずれか一項に記載の半導体装置。
18. 前記ダミー配線が、前記第１配線と同じ断面形状を有するものであり、
    前記ダミー配線と前記第１配線との間隔が、隣接する前記第１配線間の間隔と同じであることを特徴とする請求項１〜請求項１７のいずれか一項に記載の半導体装置。
19. 前記ダミー配線が、前記第１配線よりも上層に設けられた配線層からコンタクトプラグを介して電位が供給されるものであることを特徴とする請求項１〜請求項１８のいずれか一項に記載の半導体装置。
20. 前記第２配線が、半導体基板内に埋め込まれて並列して延在する複数のものであり、
    複数の前記第２配線のうち少なくとも最外列の前記第２配線が、第３ダミー配線であることを特徴とする請求項１〜請求項１９のいずれか一項に記載の半導体装置。

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