KR20050072838A - 저전력 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 선택된 메모리 셀 어레이 블록을 구동하는 서브 워드라인 드라이버(sub word line driver)와 비트 라인 감지 증폭기(bit line sense amplifier)만 활성화시켜 전체 칩의 전류 소모를 줄일 수 있는 저전력 반도체 메모리 장치에 관한 것으로, 다수의 메모리 셀을 포함하여 매트릭스 배열된 다수의 메모리 셀 어레이 블록과, 메모리 셀에 저장된 데이터를 감지 및 증폭하는 다수의 감지 증폭기를 포함하여 상기 메모리 셀 어레이 블록 상하에 배치된 감지 증폭기 어레이와, 다수의 서브 워드라인 드라이버를 포함하여 메모리 셀 어레이 블록의 좌우에 배치된 서브 워드라인 드라이버 어레이와, 블록 선택 어드레스를 이용하여 서브 워드라인 드라이버와 감지 증폭기를 선택적으로 활성화하는 블록 선택 활성화 제어 수단을 포함하는 것을 특징으로 한다.

Description

저전력 반도체 메모리 장치{Low power semiconductor memory device}
본 발명은 저전력 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 선택된 메모리 셀 어레이 블록을 구동하는 서브 워드라인 드라이버(sub word line driver)와 비트 라인 감지 증폭기(bit line sense amplifier)만 활성화시켜 전체 칩의 전류 소모를 줄일 수 있는 저전력 반도체 메모리 장치에 관한 것이다.
일반적인 반도체 메모리 장치(예를 들어 DRAM)는 예를 들어 64M(메가)비트의 기억용량을 갖는 경우 메모리 어레이 블록은 전체적으로 4개로 나누어진 메모리 블록으로 구성된다. 반도체 칩의 길이방향에 대하여 상하로 2개씩의 메모리 어레이 블록이 나누어지고, 중앙부분에 어드레스 입력회로, 데이터 입출력회로 및 본딩 패드 열로 이루어지는 입출력 인터페이스회로 및 전원발생회로 등이 설치된다.
상기와 같이 반도체 칩의 길이방향에 대하여 좌우에 2개, 상하에 2개씩으로 나누어진 4개로 되는 메모리 블록 중, 좌우에 배치된 2개씩이 1조로 되어 그 중앙부 측에 메인 워드라인 드라이버(Main Word line Driver)가 배치된다. 이 메인 워드라인 드라이버는 1개의 메모리 블록을 관통하도록 연장되는 메인 워드라인의 선택신호라인을 형성한다. 1개의 메모리 블록은 메인 워드라인 방향으로 4K비트, 그것과 직교하는 비트 라인 방향으로 4K비트의 기억용량을 구성하는 메모리 셀이 접속된다.
상기한 바와 같은 1개의 메모리 블록은 메인 워드라인 방향에 대하여 8개로 분할된다. 이렇게 분할된 메모리 블록마다 서브 워드 드라이버(Sub Word line Driver)가 설치된다. 서브 워드 드라이버는 메인 워드 라인에 대하여 1/8의 길이로 분할되고, 그것과 평행하게 연장되는 서브 워드 라인 선택 신호 라인을 형성한다. 메인 워드라인의 수를 줄이기 위해, 즉 메인 워드라인의 배선 피치를 증가시키기 위해 특히 제한되지 않지만, 1개의 메인 워드라인에 대하여 비트 라인 방향으로 4개로 되는 서브 워드라인을 배치시킨다. 이와 같이 메인 워드라인 방향에는 8개로 분할되고, 비트 라인 방향에 대하여 4개씩이 할당된 서브 워드라인 중에서 1개의 서브 워드라인을 선택하기 위해 서브 워드라인 드라이버가 배치된다. 이 서브워드라인 드라이버는 서브 워드 드라이버의 배열방향으로 연장되는 4개의 서브 워드라인 중에서 1개를 선택하는 선택신호를 형성한다.
또한 메인 워드라인은 메인 워드 드라이버에 의해 선택된다. 1개의 메인 워드라인에는 그것의 연장방향에 대하여 8 개의 서브 워드라인이 설치된다. 8개의 서브 워드라인이 1개의 메모리 셀 어레이 블록에 서로 번갈아 배치된다. 메모리 셀 어레이 블록 사이에 배치되는 서브 워드 드라이브는 그것을 중심으로 한 좌우의 메모리 블록의 서브 워드라인의 선택신호를 형성한다.
상기와 같이 메모리 블록으로서는 메인 워드라인 방향으로 8개로 나누어지지만 상기와 같이 실질적으로 서브 워드 드라이버에 의해 2개의 메모리 블록에 대응된 서브 워드라인이 동시에 선택되기 때문에, 실질적으로는 4개로 나누어지게 된다. 상기와 같이 서브 워드라인을 짝수와 홀수로 나누고, 각각 메모리 블록의 양측에 서브 워드 드라이버를 배치하는 구성에서는 메모리 셀의 배치에 맞추어 고밀도로 배치되는 서브 워드라인의 실질적인 피치를 서브 워드 드라이버의 가운데서 2배로 완화할 수 있다.
서브 워드라인 드라이버는 4개의 서브 워드라인에 대하여 공통으로 프리디코딩신호를 공급한다. 또한, 인버터 회로를 개재한 반전신호를 공급한다. 4개의 서브 워드라인 중에서 1개의 서브 워드라인을 선택하기 위한 프리디코딩신호 라인이 설치된다. 프리디코딩신호 라인은 8개로 구성되고, 그 중의 짝수 프리디코딩신호 라인이 상기 짝수열의 서브 워드라인 드라이버에 공급되고, 그중 홀수 프리디코딩신호 라인이 상기 홀수 열의 서브 워드라인 드라이버로 공급된다.
메인 워드라인과 평행하게 배치되는 서브 워드라인과 직교하도록 비트 라인(Pair Bit Line)이 설치된다. 특히 제한되지 않지만, 비트 라인도 짝수 열과 홀수 열로 나누어지고, 각각에 대응하여 메모리 셀 어레이 블록을 중심으로 하여 상하로 비트 라인 감지 증폭기가 할당된다. 감지 증폭기(Sense Amplifier)는 반도체 칩의 길이방향과 평행하게 되도록 배치되고, 칼럼 디코더는 칩 중앙에 배치된다.
상기와 같이 메모리 블록의 양측에 감지 증폭기를 분산하여 배치하는 구성에서는 홀수 열과 짝수 열에 비트 라인이 할당되기 때문에, 감지증폭기 어레이의 피치를 증가시킬 수 있다. 감지 증폭기의 배열에 따라 입출력 라인이 배치되는데, 입출력 라인은 칼럼스위치를 통해 비트 라인에 접속된다. 칼럼스위치는 칼럼디코더의 선택신호가 전달되는 칼럼 선택라인에 접속된다.
DRAM은 메모리 셀의 동작에 앞서서 프리차지 동작이 행해진다. 프리차지 동작은 비트 라인을 소정의 프리차지 전압으로 설정하는 동작으로 프리차지 전압은 기록 전압 VDD의 절반(VDD/2)이 일반적이다. 기록 전압 VDD와 0V와의 중간 값으로 프리차지 전압을 설정하는 것에 의해 비트 라인의 충방전에 따른 소비전력 및 잡음을 줄일 수 있다.
특정한 메모리 셀이 접속된 워드 라인을 선택하고, 펄스전압(워드라인 선택펄스)을 인가한다. 메모리 셀 캐패시터의 정보전압(VDD 또는 0V)에 따른 신호전압이 프리차지 전압에 중첩되어 양 또는 음의 신호로서 비트 라인으로 출력된다.
일반적으로 셀 캐패시터의 용량은 비트 라인의 기생용량에 비해 훨씬 작고 최근에는 반도체 칩의 면적을 작게 하기 위해 메모리 셀을 소형화하여 1 개의 비트 라인에 될 수 있는 한 다수의 메모리 셀을 접속하는 경향이 있기 때문에, 셀 캐패시터는 더욱 작아지고 비트 라인의 기생용량은 더욱 커지는 경향이 있다.
비트 라인에 실린 양 및 음의 신호인 신호전압은 비트 라인에 접속된 감지 증폭기에서 검출되어 증폭된다.
감지 증폭기는 프리차지 전압(VDD/2)을 참조전압으로 하여 동작하는데 혹시 신호전압이 참조전압(VDD/2)보다 크면 감지 증폭기의 출력전압은 기록전압(VDD)이 되고, 참조전압(VDD/2)보다 작으면 0V가 된다.
워드라인 선택펄스가 인가되는 워드라인 상의 모든 메모리 셀의 정보는 파괴된다. 즉, 셀 캐패시터의 용량이 비트 라인의 기생용량에 비교하여 충분히 작기 때문에 기록 전압 VDD 또는 0V이었던 셀 캐패시터의 스토리지 노드는 그것의 정보전압과는 무관하게 프리차지 전압으로 충전되어 버린다.
따라서, 모든 비트 라인에 감지 증폭기를 설치하고, 이들 감지 증폭기에서 동시에 신호전압 VDD 또는 0V로 증폭하여 각각의 메모리 셀에 재기록(restore)한다.
선택된 메모리 셀에 데이터를 라이트 하는 동작은 워드 라인에 워드라인 선택 펄스를 인가하고, 비트 라인에 정보전압(VDD 또는 0V)의 어느 하나를 제공하는 것에 의해 실행된다.
이때, 워드라인 선택펄스를 인가한 것에 의한 선택되지 않은 메모리 셀의 정보파괴를 막기 위해 라이트 동작에 앞서서 리드 동작이 행해진다.
즉, 워드 라인 상의 모든 메모리 셀에 대하여 리드 동작을 행하고 각각의 비트 라인에 메모리 셀의 정보에 대응한 증폭전압을 일시적으로 유지한다.
그 후, 칼럼 선택 스위치를 턴 온 시켜 선택된 비트 라인 상의 증폭전압을 데이터 버스로부터의 기록 정보전압으로 강제적으로 치환하여 기록 정보전압을 선택된 메모리 셀 캐패시터에 입력한다.
이때, 선택된 워드 라인 상의 모든 선택되지 않은 비트 라인의 증폭전압은 선택되지 않은 메모리 셀에 재기록 된다.
이때, 충분한 신호전압을 비트 라인에 출력하고, 기록 정보전압을 셀 캐패시터에 기록하기 위해, 워드라인 선택펄스 전압은 기록전압 VDD와 셀 트랜지스터의 임계값 전압의 합 이상의 전압으로서 주어진다.
리프레시 동작은 리드 동작을 모든 워드 라인에 대해 순차 행하는 것으로 실현할 수 있다. 즉, 리프레시 동작은 워드라인 단위로 행해지고, 그 워드라인 상의 모든 메모리 셀이 동시에 리프레시 된다. 이에 따라, 메모리 셀 캐패시터의 스토리지 노드 전압은 누설 전류 등으로 저하되고 있어도 초기의 값으로 재생되게 된다. 모든 워드라인에 대해 리프레시 동작을 행하는 것에 의해 모든 메모리 셀의 정보가 재생되어 반도체 칩 전체에 대해 기억정보가 유지된다.
이와 같이 종래 기술에 따른 반도체 메모리 장치는 액티브(active) 시 선택된 워드라인에 연결된 모든 메모리 셀의 감지 증폭기가 활성화되어 전류 소모가 매우 크다. 따라서 저전력 반도체 메모리 장치의 경우 배터리 소모가 커지는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 선택된 메모리 셀 어레이 블록을 구동하는 서브 워드라인 드라이버 및 감지 증폭기만 활성화하여 전류 소모를 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 다수의 메모리 셀을 포함하여 매트릭스 배열된 다수의 메모리 셀 어레이 블록; 상기 메모리 셀에 저장된 데이터를 감지 및 증폭하는 다수의 감지 증폭기를 포함하여 상기 메모리 셀 어레이 블록 상하에 배치된 감지 증폭기 어레이; 다수의 서브 워드라인 드라이버를 포함하여 상기 메모리 셀 어레이 블록의 좌우에 배치된 서브 워드라인 드라이버 어레이; 및 블록 선택 어드레스를 이용하여 상기 서브 워드라인 드라이버와 상기 감지 증폭기를 선택적으로 활성화하는 블록 선택 활성화 제어 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 메모리 장치를 나타낸 블록도이다.
반도체 메모리 장치는 메모리 셀 어레이 블록(2), 감지 증폭기 어레이(4), 서브 워드라인 드라이버 어레이(6), 서브 홀(8)에 배치된 감지 증폭기 제어부(14), 및 블록 선택 활성화 제어부(16)를 포함한다.
메모리 셀 어레이 블록(2)은 복수의 메모리 셀을 포함하고, 매트릭스 배열된다. 감지 증폭기 어레이(4)는 메모리 셀 어레이 블록(2) 상하에 배치되고, 메모리 셀에 저장된 데이터를 감지 및 증폭하는 다수의 감지 증폭기를 포함한다. 서브 워드라인 드라이버 어레이(6)는 메인 워드라인 MWL에 의해 구동되어 블록 선택 활성화 신호 /WSEN에 따라 선택된 메모리 셀 어레이 블록(2)을 구동하는 서브 워드라인을 선택하는 다수의 서브 워드라인 드라이버(12)를 포함한다. 감지 증폭기 제어부(14)는 블록선택 활성화 신호 /WSEN에 따라 선택된 메모리 셀 어레이 블록(2)을 구동하는 감지 증폭기 어레이(4)를 활성화한다. 블록 선택 활성화 제어부(16)는 리드 명령 /RD 또는 라이트 명령 /WT, 블록선택 어드레스 BSADD, 및 리프레시 신호 RFS를 이용하여 블록 선택 활성화 신호 /WSEN을 발생한다.
도 2는 도 1의 서브워드라인 드라이버(12)를 나타낸 상세 회로도이다.
서브 워드라인 드라이버(12)는 PMOS 트랜지스터 PT1, PT2와 NMOS 트랜지스터 NT1, NT2, NT3을 포함한다.
PMOS 트랜지스터 PT2 및 NMOS 트랜지스터 NT1은 메인 워드라인 선택 신호 MWL에 따라 서브 워드라인 SWL을 프리디코딩 신호 FXi로 풀업 하거나 접지로 풀다운 한다.
이때 PMOS 트랜지스터 PT1은 블록 선택 활성화신호 /WSEN에 따라 프리디코딩 신호 FXi를 선택적으로 PMOS 트랜지스터 PT2의 소스단자에 인가하고, NMOS 트랜지스터 NT2는 블록 선택 활성화신호 /WSEN에 따라 서브 워드라인 SWL을 접지로 풀다운 한다.
NMOS 트랜지스터 NT3은 프리디코딩 신호 FXi와 반대 위상을 갖는 신호 FXBi에 따라 서브 워드라인 SWL을 접지로 풀다운 한다.
따라서 블록 선택 활성화 신호 /WSEN가 로우 레벨로 활성화되어 프리디코딩 신호 FXi가 PMOS 트랜지스터 PT2로 인가되어야 메인 워드라인 신호 MWL가 로우 레벨로 활성화되어 프리디코딩 신호 FXi로 서브 워드라인 SWL을 구동할 수 있다.
도 3은 도 1의 감지 증폭기 제어부(14)를 나타낸 상세 회로도이다.
감지 증폭기 제어부(14)는 감지 증폭기 활성화 신호 /SAEN와 블록 선택 활성화신호 /WSEN를 부정 논리 합하여 블록 감지 증폭기 활성화 신호 BSAEN을 출력하는 노아게이트 NR1을 포함한다. 따라서, 블록 선택 활성화 신호 /WSEN가 로우 레벨로 활성화되고 감지 증폭기 활성화 신호 /SAEN가 로우 레벨로 활성화되어야 블록 감지 증폭기 활성화 신호 BSAEN가 하이 레벨로 활성화된다.
도 4는 도 1의 블록 선택 활성화 제어부(16)를 나타낸 상세 회로도이다.
블록 선택 활성화 제어부(16)는 리드 명령 /RD 및 라이트 명령 /WT을 부정 논리 합하는 노아게이트 NR2와, 노아게이트 NR2로부터 출력된 신호 및 블록 선택 어드레스 BSADD를 부정 논리 곱하는 낸드게이트 ND1과, 낸드게이트 ND1로부터 출력된 신호를 반전하는 인버터 IV1과, 인버터 IV1로부터 출력된 신호와 리프레시 신호 RFS를 부정 논리 합하여 블록 선택 활성화 신호 /WSEN를 출력하는 노아게이트 NR3을 포함한다.
따라서, 리드 또는 라이트 동작 시에 선택된 블록에 해당하는 블록 선택 활성화 신호 /WSEN을 활성화한다. 즉, 특정 블록을 선택하는 블록 선택 어드레스 BSADD가 활성화되면 해당하는 블록 선택 활성화 신호 /WSEN가 활성화되어 선택된 블록의 감지 증폭기 어레이(4)와 서브 워드라인 드라이버(12)만 활성화된다.
한편, 리프레시 동작 시에는 블록 선택 어드레스 BSADD에 상관없이 모든 메모리 셀 어레이 블록들(2)이 활성화되어 리프레시 된다.
결과적으로 리드 또는 라이트 동작 시에 선택된 블록을 구동하는 서브 워드라인 드라이버와 감지 증폭기만 활성화되어 모든 블록을 구동하는 서브 워드라인 드라이버와 감지 증폭기가 활성화되는 경우보다 전류 소모를 현저히 줄일 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 리드 또는 라이트 동작 시에 선택된 메모리 셀 어레이 블록을 구동하는 서브 워드라인 드라이버와 감지 증폭기만을 활성화하여 전류소모를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 나타낸 블록도.
도 2는 도 1의 서브워드라인 드라이버를 나타낸 상세 회로도.
도 3은 도 1의 감지 증폭기 제어부를 나타낸 상세 회로도.
도 4는 도 1의 블록 선택 활성화 제어부를 나타낸 상세 회로도.

Claims (12)

  1. 다수의 메모리 셀을 포함하여 매트릭스 배열된 다수의 메모리 셀 어레이 블록;
    상기 메모리 셀에 저장된 데이터를 감지 및 증폭하는 다수의 감지 증폭기를 포함하여 상기 메모리 셀 어레이 블록 상하에 배치된 감지 증폭기 어레이;
    다수의 서브 워드라인 드라이버를 포함하여 상기 메모리 셀 어레이 블록의 좌우에 배치된 서브 워드라인 드라이버 어레이; 및
    블록 선택 어드레스를 이용하여 상기 서브 워드라인 드라이버와 상기 감지 증폭기를 선택적으로 활성화하는 블록 선택 활성화 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 블록 선택 활성화 제어 수단으로부터 출력된 신호에 따라 선택된 상기 메모리 셀 어레이 블록을 구동하는 상기 감지 증폭기를 선택적으로 활성화하는 감지 증폭기 제어 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 감지 증폭기 제어수단은 서브 홀에 배치된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 감지 증폭기 제어수단은 감지 증폭기 활성화 신호가 활성화되고, 상기 블록 선택 활성화 제어수단으로부터 출력된 신호가 활성화되면 활성화된 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 서브 워드라인 드라이버는
    메인 워드라인의 위상에 따라 서브 워드라인을 프리디코딩 신호 및 접지 중 어느 하나로 구동하는 구동수단; 및
    상기 블록 선택 활성화 제어수단으로부터 출력된 신호에 따라 상기 구동수단을 활성화하는 활성화 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 구동수단은
    상기 메인 워드라인의 위상에 따라 상기 서브 워드라인을 상기 프리디코딩 신호로 구동하는 풀업 수단; 및
    상기 메인 워드라인의 위상에 따라 상기 서브 워드라인을 접지에 연결하는 제 1 풀다운 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 구동수단은 상기 프리디코딩 신호와 반대 위상을 갖는 신호에 따라 상기 서브 워드라인을 접지에 연결하는 제 2 풀다운 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서, 상기 서브워드라인 드라이버는 상기 블록 선택 활성화 제어수단으로부터 출력된 신호에 따라 상기 서브 워드라인을 접지에 연결하는 제 3 풀다운 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 블록 선택 활성화 제어수단은
    리드 명령 및 라이트 명령 중 어느 하나가 활성화되면 활성화된 신호를 출력하는 제 1 논리 수단;
    상기 제 1 논리 수단으로부터 출력된 신호가 활성화되고, 블록 선택 어드레스가 활성화되면 활성화된 신호를 출력하는 제 2 논리 수단; 및
    상기 제 2 논리 수단으로부터 출력된 신호에 상관없이 리프레시 신호가 활성화되면 활성화된 신호를 출력하는 제 3 논리 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제 1 논리 수단은 리드 명령 및 라이트 명령을 부정 논리 합하는 제 1 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서, 상기 제 2 논리 수단은 상기 제 1 논리 수단으로부터 출력된 신호와 블록 선택 어드레스를 부정 논리 곱하는 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9 항에 있어서, 상기 제 3 논리 수단은 상기 제 2 논리 수단으로부터 출력된 신호와 리프레시 신호를 부정 논리 합하는 제 2 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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