JP2000215669A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 グローバル入出力線対の充放電による消費電
力を低減することができる半導体記憶装置を提供する。 【解決手段】 このＤＲＡＭでは、グローバル入出力線
対ＧＩＯとローカル入出力線対ＬＩＯとの交点にサブア
ンプＳＡＰを設ける。グローバル入出力線対ＧＩＯの一
端は、メインアンプＭＡＰに接続される。メインアンプ
ＭＡＰは、ＷＤＥ発生回路３２からの制御信号ＷＤＥが
活性の期間、書込みデータ信号ＷＤａｔａに応答してグ
ローバル入出力線対ＧＩＯの一方を充電し他方を放電す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、グローバル入出力線対および
ローカル入出力線対を有する半導体記憶装置に関する。

【０００２】

【従来の技術】通常、ＤＲＡＭと呼ばれる半導体記憶装
置では、メモリアレイはチップ上に大きなメモリセルの
固まり（以下、メモリマットという。）に分割されて配
置されており、また、各メモリマットの中でさらに小さ
なサブブロックに分割されている。このようなＤＲＡＭ
では、メモリセルへデータ信号の書込み・読み出しを行
うための入出力線をグローバル入出力線とローカル入出
力線の階層構成としている。近年の大容量化によりグロ
ーバル入出力線、ローカル入出力線の配線長が増大し、
これに伴って寄生容量が増加するためメモリセルへのア
クセス（サイクル）が遅くなるという問題があった。こ
のような問題を解決するために、グローバル入出力線と
ローカル入出力線との交差点に読み出し用サブアンプお
よび書込み用サブアンプを設けた半導体記憶装置が提案
されている（特開平８−１１１０９３号公報参照）。

【０００３】

【発明が解決しようとする課題】上記の書込み用サブア
ンプを設けた半導体記憶装置では、データを書込む場
合、まずメインアンプによってグローバル入出力線対の
うち一方を電源電圧レベルに充電し、他方を接地電圧レ
ベルに放電し、これを書込み用サブアンプによってロー
カル入出力線対に転送している。したがって、メモリセ
ルへのアクセス時間が遅くなるという問題は解決される
が、グローバル入出力線対の充放電による消費電力の低
減は図れない。特に、グローバル入出力線の配線長が増
大するにつれ顕著となる。また、次のデータ転送のため
に行われるイコライズに要する時間も増大し、アクセス
サイクルが遅くなる。

【０００４】この発明は、以上のような問題を解決する
ためになされたものであり、その目的は、グローバル入
出力線対の充放電による消費電力を低減することができ
る半導体記憶装置を提供することである。

【０００５】

【課題を解決するための手段】この発明に従った半導体
記憶装置は、メモリセルアレイと、複数のローカル入出
力線対と、複数のグローバル入出力線対と、複数のメイ
ンアンプとを備える。メモリセルアレイは、行に配置さ
れた複数のセンスアンプ領域および列に配置された複数
の所定領域により複数のサブアレイに分割される。複数
のローカル入出力線対は、センスアンプ領域に行に形成
される。複数のグローバル入出力線対は、複数の所定領
域に列に形成され、複数のローカル入出力線対と交差す
る。複数のメインアンプは、複数のグローバル入出力線
対に対応して設けられ、各々がメモリセルアレイに書込
むべきデータ信号に応じて対応するグローバル入出力線
対のうち一方のグローバル入出力線を電源電圧よりも低
い第１の電圧に充電しかつ当該他方のグローバル入出力
線を第１の電圧よりも低くかつ接地電圧よりも高い第２
の電圧に放電する。複数のサブアレイの各々は、行に配
置された複数のワード線と、列に配置された複数のビッ
ト線対とを含む。

【０００６】好ましくは、上記複数のメインアンプの各
々は、第１のトランジスタと、第２のトランジスタと、
第３のトランジスタと、第４のトランジスタと、制御手
段とを含む。第１のトランジスタは、対応するグローバ
ル入出力線対のうち一方のグローバル入出力線と電源ノ
ードとの間に接続される。第２のトランジスタは、一方
のグローバル入出力線と接地ノードとの間に接続され
る。第３のトランジスタは、グローバル入出力線対のう
ち当該他方のグローバル入出力線と電源ノードとの間に
接続される。第４のトランジスタは、他方のグローバル
入出力線と接地ノードとの間に接続される。制御手段
は、イネーブル信号が活性でありかつメモリセルアレイ
に書込むべきデータ信号が第１の状態であるとき第１お
よび第４のトランジスタをオンにしかつ第２および第３
のトランジスタをオフにし、イネーブル信号が活性であ
りかつメモリセルアレイに書込むべきデータ信号が第２
の状態であるとき第２および第３のトランジスタをオン
にしかつ第１および第４のトランジスタをオフにし、イ
ネーブル信号が不活性のとき第１から弟４のトランジス
タをオフにする。上記半導体記憶装置はさらに、イネー
ブル信号発生手段を備える。イネーブル信号発生手段
は、クロック信号に応答して活性となり、制御手段によ
り電源ノードに接続されたグローバル入出力線の電圧が
電源電圧に達する前でかつ制御手段により接地ノードに
接続されたグローバル入出力線の電圧が接地電圧に達す
る前に不活性となるイネーブル信号を発生する。

【０００７】好ましくは、上記半導体記憶装置はさら
に、ロウデコーダと、複数のメインワード線と、複数の
サブデコーダとを備える。複数のメインワード線は、複
数のサブアレイを横断するように行に配置され、ロウデ
コーダに接続される。複数のサブデコーダは、所定領域
上に形成され、サブアレイ中の複数のワード線にそれぞ
れ接続される。

【０００８】好ましくは、上記複数のワード線は行に配
置された複数のサブアレイを横断するように配置され
る。上記半導体記憶装置はさらに、ロウデコーダと、複
数のシャント線とを備える。ロウデコーダは、複数のワ
ード線に接続される。複数のシャント線は、複数のワー
ド線に対応して形成され、各々が対応するワード線に所
定領域上に形成された複数のスルーホールを通して接続
される。

【０００９】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。

【００１０】［実施の形態１］図１は、この発明の実施
の形態１によるＤＲＡＭの全体構成を示すレイアウト図
である。図１を参照して、このＤＲＡＭ１０は、１６個
のメモリマット（メモリセルアレイ）１２と、メモリマ
ット１２の読出／書込を制御する周辺回路１４とを備え
る。周辺回路１４は、チップの中央を横断して配置さ
れ、周辺回路１４の両側に８個ずつメモリマット１２が
配置されている。各メモリマット１２は、１６Ｍビット
の記憶容量を有するので、ＤＲＡＭ１０全体は２５６Ｍ
ビットの記憶容量を有する。

【００１１】図２は、図１に示したメモリマット１２の
うち１つの詳細な構成を示すレイアウト図である。図２
を参照して、メモリマット１２に隣接してロウデコーダ
１６およびコラムデコーダ１８が配置されている。メモ
リマット１２は、１２８（＝１６×８）個のサブアレイ
２０を有する。すなわち、メモリマット１２は複数のセ
ンスアンプ領域２２および複数のサブワードドライバ領
域２４により１２８個のサブアレイ２０に分割されてい
る。センスアンプ領域２２は行に配置され、サブワード
ドライバ領域２４は列に配置されている。したがって、
サブアレイ２０は１６行および８列のマトリクスに配置
されている。ここで、各サブアレイ２０は、１２８Ｋビ
ットの記憶容量を有する。

【００１２】このＤＲＡＭ１０は分割ワード線構成を有
し、サブアレイ２０を横断するように複数のメインワー
ド線ＭＷＬが行に配置され、ロウデコーダ１６に接続さ
れている。ロウデコーダ１６は、ロウアドレス信号に応
答してこれらメインワード線ＭＷＬを選択して活性化す
る。また、サブアレイ２０を縦断するように複数のコラ
ム選択線ＣＳＬが列に配置され、コラムデコーダ１８に
接続されている。コラムデコーダ１８は、これらコラム
選択線ＣＳＬを選択して活性化する。

【００１３】図３は、図２に示したサブアレイ２０のう
ち１つの詳細な構成を示すレイアウト図である。図３を
参照して、サブアレイ２０には、複数のサブワード線Ｓ
ＷＬが行に配置されている。これらサブワード線ＳＷＬ
を選択して活性化する複数のサブワードドライバ２８が
サブワードドライバ領域２４上に形成されている。これ
らサブワードドライバ２８は、サブアレイ２０中の複数
のサブワード線ＳＷＬにそれぞれ接続されるとともにメ
インワード線ＭＷＬに接続される。これらサブワードド
ライバ２８はさらに、サブワードドライバ領域２４上を
走るサブデコード信号線ＳＤに共通に接続されている。
なお、ここでは、１つのサブアレイ２０において１本の
メインワード線ＭＷＬに対応して１本のサブワード線Ｓ
ＷＬを設けているが、これに代えて１本のメインワード
線ＭＷＬに対応して複数のサブワード線ＳＷＬを設ける
こともできる。

【００１４】各サブアレイ２０に対応して、１つのロー
カル入出力線対ＬＩＯが行に設けられている。ローカル
入出力線対ＬＩＯはセンスアンプ領域２２上に形成され
ている。

【００１５】各サブワードドライバ領域２４上にグロー
バル入出力線対ＧＩＯが列に配置されている。グローバ
ル入出力線対ＧＩＯは、ローカル入出力線対ＬＩＯと交
差し、その交点でサブアンプＳＡＰを介してローカル入
出力線対ＬＩＯにそれぞれ接続されている。また、グロ
ーバル入出力線対ＧＩＯの一端は、メインアンプＭＡＰ
に接続される。メインアンプＭＡＰは、ＷＤＥ発生回路
３２からの制御信号ＷＤＥが活性の期間、書込みデータ
信号ＷＤａｔａに応答してグローバル入出力線対ＧＩＯ
の一方を充電し他方を放電する。

【００１６】また、サブアレイ２０には、複数のサブワ
ード線ＳＷＬと交差するように複数のビット線対ＢＬ，
／ＢＬが列に配置されている。サブワード線ＳＷＬおよ
びビット線対ＢＬ，／ＢＬの交点にはメモリセルＭＣが
設けられ、それぞれサブワード線ＳＷＬおよびビット線
対ＢＬ，／ＢＬに接続されている。したがって、メモリ
セルＭＣは、行および列のマトリクスに配置されてい
る。また、これらビット線対ＢＬ，／ＢＬに対応して複
数のセンスアンプ３４が設けられている。各センスアン
プは、ビット線ＢＬおよび／ＢＬの間に生じた電位差を
増幅する。各ビット線対ＢＬ，／ＢＬとローカル入出力
線対ＬＩＯとの交点にはそれぞれコラム選択ゲート４０
が設けられる。各コラム選択ゲート４０は２つのＮチャ
ネルＭＯＳトランジスタＮＴ１，ＮＴ２からなる。Ｎチ
ャネルＭＯＳトランジスタＮＴ１は、ビット線ＢＬとロ
ーカル入出力線対ＬＩＯのうち一方のローカル入出力線
との間に接続される。ＮチャネルＭＯＳトランジスタＮ
Ｔ２は、ビット線／ＢＬとローカル入出力線対ＬＩＯの
うち当該他方のローカル入出力線との間に接続される。
各コラム選択ゲート中の２つのＮチャネルＭＯＳトラン
ジスタＮＴ１，ＮＴ２のゲートは、対応する１つのコラ
ム選択線ＣＳＬに共通に接続される。

【００１７】図４は、図３に示されたメインアンプＭＡ
Ｐの構成を示すブロック図である。図４を参照して、メ
インアンプＭＡＰは、ＰチャネルＭＯＳトランジスタＰ
Ｔ４１，ＰＴ４２と、ＮチャネルＭＯＳトランジスタＮ
Ｔ４１，ＮＴ４２と、インバータＩＶ４１−ＩＶ４４
と、ＮＯＲ回路ＮＲ４１，ＮＲ４２とを含む。インバー
タＩＶ４１は、図３に示されたメモリセルＭＣに書込む
べきデータ信号ＷＤａｔａを反転する。インバータＩＶ
４２は、図３に示されたＷＤＥ発生回路３２からの制御
信号ＷＤＥを反転する。ＮＯＲ回路ＮＲ４１は、データ
信号ＷＤａｔａとインバータＩＶ４２の出力とのＮＯＲ
を出力する。ＮＯＲ回路ＮＲ４２は、インバータＩＶ４
１の出力とインバータＩＶ４２の出力とのＮＯＲを出力
する。インバータＩＶ４３は、ＮＯＲ回路ＮＲ４１の出
力を反転する。インバータＩＶ４４は、ＮＯＲ回路ＮＲ
４２の出力を反転する。ＰチャネルＭＯＳトランジスタ
ＰＴ４１は、電源電圧を受ける電源ノードＶｃｃとグロ
ーバル入出力線対ＧＩＯのうち一方のグローバル入出力
線ＧＩＯａとの間に接続され、インバータＩＶ４４の出
力をゲートに受ける。ＰチャネルＭＯＳトランジスタＰ
Ｔ４２は、電源ノードＶｃｃとグローバル入出力線対Ｇ
ＩＯのうち当該他方のグローバル入出力線ＧＩＯｂとの
間に接続され、インバータＩＶ４３の出力をゲートに受
ける。ＮチャネルＭＯＳトランジスタＮＴ４１は、グロ
ーバル入出力線ＧＩＯａと接地電圧を受ける接地ノード
ＧＮＤとの間に接続され、ＮＯＲ回路ＮＲ４１の出力を
ゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ４
２は、グローバル入出力線ＧＩＯｂと接地ノードＧＮＤ
との間に接続され、ＮＯＲ回路ＮＲ４２の出力をゲート
に受ける。

【００１８】次に、以上のように構成されたメインアン
プＭＡＰの動作について、図５を参照しつつ説明する。
ここでは、メモリセルＭＣにＨレベルのデータ信号ＷＤ
ａｔａを書込む場合について説明する。

【００１９】内部クロック信号ＣＬＫの立ち上がりに応
答して制御信号ＷＤＥがＨレベルに立ち上がる。これに
より、ＮＯＲ回路ＮＲ４１の出力はＬレベルになり、Ｎ
ＯＲ回路ＮＲ４２の出力はＨレベルとなる。さらに、Ｐ
チャネルＭＯＳトランジスタＰＴ４１およびＮチャネル
ＭＯＳトランジスタＮＴ４２がオンになり、Ｐチャネル
ＭＯＳトランジスタＰＴ４２およびＮチャネルＭＯＳト
ランジスタＮＴ４１がオフになる。この結果、グローバ
ル入出力線ＧＩＯａは充電され、グローバル入出力線Ｇ
ＩＯｂは放電される。

【００２０】制御信号ＷＤＥがＨレベルとなってから時
間ｔ１経過後に制御信号ＷＤＥがＬレベルとなる。これ
により、ＰチャネルＭＯＳトランジスタＰＴ４１，ＰＴ
４２およびＮチャネルＭＯＳトランジスタＮＴ４１，Ｎ
Ｔ４２がオフになる。このとき、グローバル入出力線Ｇ
ＩＯａの電圧は未だ電源電圧Ｖｃｃに達していず、また
グローバル入出力線ＧＩＯｂの電圧も未だ接地電圧Ｖｓ
ｓに達していない。

【００２１】従来のメインアンプでは、制御信号ＷＤＥ
がＨレベルとなっている時間ｔ２はｔ１よりも長いた
め、グローバル入出力線ＧＩＯａは電源電圧Ｖｃｃにま
で充電され、グローバル入出力線ＧＩＯｂは接地電圧Ｖ
ｓｓにまで放電される。

【００２２】しかし、この実施の形態１では、上述のよ
うに制御信号ＷＤＥのパルス幅を細くすることでグロー
バル入出力線ＧＩＯａとＧＩＯｂとの間の振幅を抑え小
振幅信号として伝達する。これによりグローバル入出力
線ＧＩＯａ，ＧＩＯｂの充放電による消費電力を低減す
ることができる。

【００２３】なお、メモリセルＭＣにＬレベルのデータ
信号ＷＤａｔａを書込む場合には、上記とは逆にグロー
バル入出力線ＧＩＯａが放電され、グローバル入出力線
ＧＩＯｂが充電される。

【００２４】図６は、図３に示されたサブアンプＳＡＰ
の構成を示す回路図である。図６を参照して、サブアン
プＳＡＰは、読み出し用サブアンプＲＳＡＰと書込み用
サブアンプＷＳＡＰを含む。

【００２５】読み出し用サブアンプＲＳＡＰは、Ｎチャ
ネルＭＯＳトランジスタＮＴ６１−ＮＴ６５を含む。Ｎ
チャネルＭＯＳトランジスタＮＴ６１は、グローバル入
出力線ＧＩＯｂとＮチャネルＭＯＳトランジスタＮＴ６
３との間に接続され、ゲートに制御信号ＲＣＳＬを受け
る。ＮチャネルＭＯＳトランジスタＮＴ６２は、グロー
バル入出力線ＧＩＯａとＮチャネルＭＯＳトランジスタ
ＮＴ６４との間に接続され、ゲートに制御信号ＲＣＳＬ
を受ける。ＮチャネルＭＯＳトランジスタＮＴ６３は、
ＮチャネルＭＯＳトランジスタＮＴ６１とノードＮ６１
との間に接続され、そのゲートはローカル入出力線対Ｌ
ＩＯのうちの一方のローカル入出力線ＬＩＯａに接続さ
れる。ＮチャネルＭＯＳトランジスタＮＴ６４は、Ｎチ
ャネルＭＯＳトランジスタＮＴ６２とノードＮ６１との
間に接続され、そのゲートはローカル入出力線対ＬＩＯ
のうち当該他方のローカル入出力線ＬＩＯｂに接続され
る。ＮチャネルＭＯＳトランジスタＮ６５は、ノードＮ
６１と接地ノードＧＮＤとの間に接続され、制御信号Ｒ
ＣＳＬをゲートに受ける。

【００２６】以上のように構成された読み出し用サブア
ンプＲＳＡＰの動作について説明する。図３に示された
メモリセルＭＣからのデータ信号がビット線対ＢＬ，／
ＢＬ上に読み出され、さらにセンスアンプ３４で増幅さ
れてローカル入出力線対ＬＩＯに転送される。メモリセ
ルＭＣに書込まれているデータ信号に応じてローカル入
出力線対ＬＩＯのうち一方がＨレベルに他方がＬレベル
になる。ここでは、ローカル入出力線ＬＩＯａがＨレベ
ル、ローカル入出力線ＬＩＯｂがＬレベルであるとす
る。これにより、ＮチャネルＭＯＳトランジスタＮＴ６
３がオンになり、ＮチャネルＭＯＳトランジスタＮＴ６
４がオフになる。データ信号を読み出すタイミングは制
御信号ＲＣＳＬにより制御される。制御信号ＲＣＳＬが
ＬレベルからＨレベルになり、ＮチャネルＭＯＳトラン
ジスタＮＴ６１，ＮＴ６２，ＮＴ６５がオンになる。こ
れにより、予め一定電圧（例えば、１／２Ｖｃｃレベ
ル）にプリチャージされているグローバル入出力線対Ｇ
ＩＯのうち一方のグローバル入出力線ＧＩＯａが接地電
圧に放電される。このようにして、メモリセルＭＣに書
込まれたデータ信号がグローバル入出力線対ＧＩＯに転
送される。

【００２７】書込み用サブアンプＷＳＡＰは、Ｐチャネ
ルＭＯＳトランジスタＰ６１−Ｐ６５を含む。Ｐチャネ
ルＭＯＳトランジスタＰ６１は、電源ノードＶｃｃとノ
ードＮ６２との間に接続され、制御信号／ＷＣＳＬをゲ
ートに受ける。ＰチャネルＭＯＳトランジスタＰＴ６２
は、ノードＮ６２とＰチャネルＭＯＳトランジスタＰＴ
６４との間に接続され、そのゲートはグローバル入出力
線ＧＩＯａに接続される。ＰチャネルＭＯＳトランジス
タＰＴ６３は、ノードＮ６２とＰチャネルＭＯＳトラン
ジスタＰＴ６５との間に接続され、そのゲートはグロー
バル入出力線ＧＩＯｂに接続される。ＰチャネルＭＯＳ
トランジスタＰＴ６４は、ＰチャネルＭＯＳトランジス
タＰＴ６２とローカル入出力線ＬＩＯｂとの間に接続さ
れ、制御信号／ＷＣＳＬをゲートに受ける。Ｐチャネル
ＭＯＳトランジスタＰＴ６５は、ＰチャネルＭＯＳトラ
ンジスタＰＴ６３とローカル入出力線ＬＩＯａとの間に
接続され、制御信号／ＷＣＳＬをゲートに受ける。

【００２８】次に、以上のように構成された書込み用サ
ブアンプＷＳＡＰの動作について説明する。

【００２９】図４に示されたメインアンプＭＡＰによっ
て、グローバル入出力線ＧＩＯａがＨレベル（ここで
は、電源電圧Ｖｃｃよりも低くプリチャージ電圧よりも
高い電圧）に充電され、グローバル入出力線ＧＩＯｂが
Ｌレベル（ここでは、接地電圧Ｖｓｓよりも高くプリチ
ャージ電圧よりも低い電圧）に放電される。これによ
り、ＰチャネルＭＯＳトランジスタＰＴ６２はオフにな
り、ＰチャネルＭＯＳトランジスタＰＴ６３がオンにな
る。書込みのタイミングは制御信号／ＷＣＳＬによって
制御される。制御信号／ＷＣＳＬがＨレベルからＬレベ
ルとなり、ＰチャネルＭＯＳトランジスタＰＴ６１，Ｐ
Ｔ６４，ＰＴ６５がオンになる。これにより、ローカル
入出力線ＬＩＯａは予めプリチャージされたＬレベルの
電圧からＨレベル（電源電圧Ｖｃｃレベル）に充電され
る。このように、ローカル入出力線ＬＩＯａがＨレベ
ル、ローカル入出力線ＬＩＯｂがＬレベルとなり、これ
らが対応するコラム選択ゲート４０を介してセンスアン
プ３４により増幅されてメモリセルＭＣに書込まれる。

【００３０】以上のようにこの実施の形態１によれば、
充電によりグローバル入出力線対の一方が電源電圧レベ
ルに達する前かつ放電によりグローバル入出力線対の他
方が接地電圧レベルに達する前にＬレベルとなる制御信
号ＷＤＥを発生するＷＤＥ発生回路３２と、サブアンプ
ＳＡＰとを設けたため、グローバル入出力線対ＬＩＯの
充放電による消費電力を低減することができる。また、
書込み時間、イコライズ時間も早くなり、書込みのサイ
クル時間は速くなる。

【００３１】［実施の形態２］この発明の実施の形態２
によるＤＲＡＭは、図４に示されたメインアンプ２８に
代えて、図７に示されたメインアンプを備えることを特
徴とする。

【００３２】図７を参照して、このメインアンプは、図
４に示されたＰチャネルＭＯＳトランジスタＰＴ４１，
ＰＴ４２、ＮチャネルＭＯＳトランジスタＮＴ４１，Ｎ
Ｔ４２、インバータＩＶ４３，ＩＶ４４に代えて、Ｎチ
ャネルＭＯＳトランジスタＮＴ４７１−ＮＴ７４を含
む。ＮチャネルＭＯＳトランジスタＮＴ７１は、電源ノ
ードＶｃｃとグローバル入出力線ＧＩＯａとの間に接続
され、ＮＯＲ回路ＮＲ４１の出力をゲートに受ける。Ｎ
チャネルＭＯＳトランジスタＮＴ７２は、電源ノードＶ
ｃｃとグローバル入出力線ＧＩＯｂとの間に接続され、
ＮＯＲ回路ＮＲ４２の出力をゲートに受ける。Ｎチャネ
ルＭＯＳトランジスタＮＴ７３は、グローバル入出力線
ＧＩＯａと接地ノードＧＮＤとの間に接続され、ＮＯＲ
回路ＮＲ４２の出力をゲートに受ける。ＮチャネルＭＯ
ＳトランジスタＮＴ７４は、グローバル入出力線ＧＩＯ
ｂと接地ノードＧＮＤとの間に接続され、ＮＯＲ回路Ｎ
Ｒ４１の出力をゲートに受ける。

【００３３】このメインアンプでは、グローバル入出力
線の放電は接地電圧レベルまで行うことができるが、充
電は電源電圧よりもＮチャネルＭＯＳトランジスタＮＴ
７１，ＮＴ７２のしきい値分だけ低いレベルまでしか行
うことができない。しかし、電源電圧レベルに達する前
に制御振動ＷＤＥがＬレベルとなり充電が終了するた
め、このような構成をとっても図４に示されたのと同様
の動作を行うことができる。そのうえ、ＮチャネルＭＯ
Ｓトランジスタのみで構成されＰ領域を設ける必要がな
いため、レイアウト面積を削減することができる。

【００３４】［実施の形態３］この発明の実施の形態３
によるＤＲＡＭでは、図６に示されたサブアンプに代え
て、図８に示されるサブアンプを設ける。

【００３５】図８を参照して、このサブアンプは、図６
に示されたのと同様の読出し用サブアンプＲＳＡＰと、
書込み用サブアンプＷＳＡＰ３を含む。

【００３６】書込み用サブアンプＷＳＡＰ３は、Ｐチャ
ネルＭＯＳトランジスタＰＴ８１−ＰＴ８３と、Ｎチャ
ネルＭＯＳトランジスタＮＴ８１−ＮＴ８３とを含む。
ＰチャネルＭＯＳトランジスタＰＴ８１は、電源ノード
ＶｃｃとノードＮ８１との間に接続され、制御信号／Ｗ
ＣＳＬをゲートに受ける。ＰチャネルＭＯＳトランジス
タＰＴ８２は、ノードＮ８１とローカル入出力線ＬＩＯ
ｂとの間に接続され、そのゲートはローカル入出力線Ｌ
ＩＯａに接続される。ＰチャネルＭＯＳトランジスタＰ
Ｔ８３は、ノードＮ８１とローカル入出力線ＬＩＯａと
の間に接続され、そのゲートはローカル入出力線ＬＩＯ
ｂに接続される。ＮチャネルＭＯＳトランジスタＮ８１
は、ローカル入出力線ＬＩＯｂとノードＮ８２との間に
接続され、そのゲートはグローバル入出力線ＧＩＯａに
接続される。ＮチャネルＭＯＳトランジスタＮＴ８２
は、ローカル入出力線ＬＩＯａとノードＮ８２との間に
接続され、そのゲートはグローバル入出力線ＧＩＯｂに
接続される。ＮチャネルＭＯＳトランジスタＮＴ８３
は、ノードＮ８２と接地ノードＧＮＤとの間に接続さ
れ、制御信号ＷＣＳＬをゲートに受ける。

【００３７】次に、以上のように構成された書込み用サ
ブアンプＷＳＡＰ３の動作について、図４に示されたメ
インアンプＭＡＰによりグローバル入出力線ＧＩＯａが
Ｈレベル（ここでは、電源電圧Ｖｃｃよりも低くプリチ
ャージ電圧よりも高い電圧）に充電され、グローバル入
出力線ＧＩＯｂがＬレベル（ここでは、接地電圧Ｖｓｓ
よりも高くプリチャージ電圧よりも低い電圧）に放電さ
れた場合について説明する。

【００３８】ＮチャネルＭＯＳトランジスタＮＴ８１が
オンになり、ＮチャネルＭＯＳトランジスタＮＴ８２が
オフになる。書込みのタイミングは制御信号ＷＣＳＬに
よって制御される。この制御信号ＷＣＳＬがＬレベルか
らＨレベルとなり、ＮチャネルＭＯＳトランジスタＮＴ
８３がオンになる。これにより、ローカル入出力線ＬＩ
Ｏｂは予めプリチャージされたＬレベルの電圧から接地
電圧レベルに完全に放電される。また、ＰチャネルＭＯ
ＳトランジスタＰＴ８３がオンになる。制御信号／ＷＣ
ＳＬはＨレベルからＬレベルとなるため、ＰチャネルＭ
ＯＳトランジスタＰＴ８１がオンになる。これにより、
ローカル入出力線ＬＩＯａが電源電圧Ｖｃｃレベルに充
電される。

【００３９】このように、ローカル入出力線ＬＩＯａが
Ｈレベル（電源電圧Ｖｃｃレベル）、ローカル入出力線
ＬＩＯｂがＬレベル（接地電圧レベル）となり、これら
が対応するコラム選択ゲート４０を介してセンスアンプ
３４により増幅されてメモリセルＭＣに書込まれる。

【００４０】以上のように、この実施の形態３による書
込み用サブアンプＷＳＡＰ３によれば、ローカル入出力
線ＬＩＯａ，ＬＩＯｂのレベルは、Ｈレベル側にもＬレ
ベル側にも振幅するので、センスアンプの反転（書込
み）が早くなる。

【００４１】［実施の形態４］この発明の実施の形態４
によるＤＲＡＭでは、図６に示されたサブアンプに代え
て、図９に示されるサブアンプを設ける。

【００４２】図９を参照して、このサブアンプは、図６
に示されたのと同様の読出し用サブアンプＲＳＡＰと、
書込み用サブアンプＷＳＡＰ４を含む。

【００４３】書込み用サブアンプＷＳＡＰ４は、Ｎチャ
ネルＭＯＳトランジスタＮＴ９１−ＮＴ９６を含む。Ｎ
チャネルＭＯＳトランジスタＮＴ９１は、電源ノードＶ
ｃｃとノードＮ９１との間に接続され、制御信号ＷＣＳ
Ｌをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ
Ｔ９２は、ノードＮ９１とローカル入出力線ＬＩＯａと
の間に接続され、そのゲートはグローバル入出力線ＧＩ
Ｏａに接続される。ＮチャネルＭＯＳトランジスタＮＴ
９３は、ノードＮ９１とローカル入出力線ＬＩＯｂとの
間に接続され、そのゲートはグローバル入出力線ＧＩＯ
ｂに接続される。ＮチャネルＭＯＳトランジスタＮＴ９
４は、ローカル入出力線ＬＩＯａとノードＮ９２との間
に接続され、そのゲートはローカル入出力線ＬＩＯｂに
接続される。ＮチャネルＭＯＳトランジスタＮＴ９５
は、ローカル入出力線ＬＩＯｂとノードＮ９２との間に
接続され、そのゲートはローカル入出力線ＬＩｏａに接
続される。ＮチャネルＭＯＳトランジスタＮＴ９６は、
ノードＮ９２と接地ノードＧＮＤとの間に接続され、制
御信号ＷＣＳＬをゲートに受ける。

【００４４】次に、以上のように構成された書込み用サ
ブアンプＷＳＡＰ４の動作について、図４に示されたメ
インアンプＭＡＰによりグローバル入出力線ＧＩＯａが
Ｈレベル（ここでは、電源電圧Ｖｃｃよりも低くプリチ
ャージ電圧よりも高い電圧）に充電され、グローバル入
出力線ＧＩＯｂがＬレベル（ここでは、接地電圧Ｖｓｓ
よりも高くプリチャージ電圧よりも低い電圧）に放電さ
れた場合について説明する。

【００４５】ＮチャネルＭＯＳトランジスタＮＴ９２が
オンになり、ＮチャネルＭＯＳトランジスタＮＴ９３が
オフになる。書込みのタイミングは制御信号ＷＣＳＬに
よって制御される。この制御信号ＷＣＳＬがＬレベルか
らＨレベルとなり、ＮチャネルＭＯＳトランジスタＮＴ
９１およびＮＴ９６がオンになる。これにより、ローカ
ル入出力線ＬＩＯａはＨレベル（ここでは、電源電圧Ｖ
ｃｃよりＮチャネルＭＯＳトランジスタＮＴ９１のしき
い値分だけ低いレベル）に充電される。また、Ｎチャネ
ルＭＯＳトランジスタＮＴ９５がオンになり、ローカル
入出力線ＬＩＯｂがＬレベル（接地電圧レベル）に放電
される。

【００４６】このように、ローカル入出力線ＬＩＯａが
Ｈレベル、ローカル入出力線ＬＩＯｂがＬレベルとな
り、これらが対応するコラム選択ゲート４０を介してセ
ンスアンプ３４により増幅されてメモリセルＭＣに書込
まれる。

【００４７】以上のように、この実施の形態４による書
込み用サブアンプＷＳＡＰ４によれば、ローカル入出力
線ＬＩＯａ，ＬＩＯｂのレベルは、Ｈレベル側にもＬレ
ベル側にも振幅するので、センスアンプの反転（書込
み）が早くなる。また、ＮチャネルＭＯＳトランジスタ
のみで構成されているため、レイアウト面積を小さくす
ることができ、エリアペナルティは小さい。

【００４８】［実施の形態５］図１０は、この発明の実
施の形態５によるＤＲＡＭの全体構成を示すレイアウト
図である。図１０を参照して、このＤＲＡＭ７０は、図
１に示した実施の形態１と異なり、４つのメモリマット
１２を備える。メモリマット１２は１６Ｍビットの記憶
容量を有し、周辺回路１４の両側に２つずつ配置されて
いる。

【００４９】図１１は、図１０に示したメモリマット１
２のうち１つの詳細な構成を示すレイアウト図である。
図１１を参照して、このメモリマット１２は、図２に示
した実施の形態１と異なり、５１２（＝３２×１６）個
のサブアレイ２０を有する。このＤＲＡＭ７０は上記と
異なり分割ワード線構成を有していないので、上記サブ
ワードドライバ領域２４に代えてワード線シャント領域
７２が配置されている。すなわち、メモリマット１２は
センスアンプ領域２２およびワード線シャント領域７２
により５１２個のサブアレイ２０に分割されている。ワ
ード線ＷＬは、行に配置された１６個のサブアレイ２０
を横断するように配置されている。

【００５０】図１２は、図１１に示したサブアレイ２０
のうち１つの詳細な構成を示すレイアウト図である。図
３に示した実施の形態１のようにワード線ＷＬはサブア
レイごとに分割されているのではなく、図１２に示すよ
うにワード線ＷＬは行に配置された全てのサブアレイを
貫通している。メモリセル（図示せず）はこれらのワー
ド線ＷＬとビット線対（図示せず）との交点に設けられ
ている。

【００５１】図１３は、図１１および図１２に示した１
本のワード線に沿った断面図である。図１３を参照し
て、ワード線ＷＬは、半導体基板７４上に酸化膜７６を
介在して形成されている。ワード線ＷＬ上には層間絶縁
膜７７を介在して第１のアルミニウム層でシャント線７
８が形成されている。シャント線７８は、ワード線シャ
ント領域７２上の層間絶縁膜７７に形成されたスルーホ
ール８０を通してワード線ＷＬに接続されている。した
がって、ワード線ＷＬの単位長さあたりの抵抗値を小さ
くすることができ、ワード線ＷＬがこのように長い場合
でも、ロウデコーダ１６からの昇圧電圧をさほど降下さ
せることなくその末端まで伝達することができる。

【００５２】上記実施の形態５から明らかなように、メ
モリマット１２がワード線シャント領域７２により分割
されている場合であっても、上記実施の形態１から実施
の形態４と同様のメインアンプおよびサブアンプを設け
ることができる。これにより、実施の形態１から実施の
形態４におけるのと同様の効果を得ることができる。

【００５３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００５４】

【発明の効果】この発明にしたがった半導体記憶装置
は、複数のグローバル入出力線対に対応して設けられ、
各々がメモリセルアレイに書込むべきデータ信号に応じ
て対応するグローバル入出力線対のうち一方のグローバ
ル入出力線を電源電圧よりも低い第１の電圧に充電しか
つ当該他方のグローバル入出力線を第１の電圧よりも低
くかつ接地電圧よりも高い第２の電圧に放電する複数の
メインアンプを設けたため、グローバル入出力線対の充
放電による消費電力を低減することができる。

【００５５】また、複数のメインアンプの各々は、第１
から第４のトランジスタと、制御手段とを含み、半導体
記憶装置はさらにイネーブル信号発生手段を備えるた
め、グローバル入出力線対の充放電による消費電力を低
減することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すレイアウト図である。

【図２】 図１に示したメモリマットのうち１つの詳細
な構成を示すレイアウト図である。

【図３】 図２に示したサブアレイのうち１つの詳細な
構成を示すレイアウト図である。

【図４】 図３に示したメインアンプの構成を示すブロ
ック図である。

【図５】 図４に示したメインアンプの動作について説
明するためのタイミングチャートである。

【図６】 図３に示したサブアンプの構成を示す回路図
である。

【図７】 この発明の実施の形態２によるメインアンプ
の構成を示すブロック図である。

【図８】 この発明の実施の形態３によるサブアンプの
構成を示す回路図である。

【図９】 この発明の実施の形態４によるサブアンプの
構成を示す回路図である。

【図１０】 この発明の実施の形態５によるＤＲＡＭの
全体構成を示すレイアウト図である。

【図１１】 図１０に示したメモリマットのうち１つの
詳細な構成を示すレイアウト図である。

【図１２】 図１１に示したサブアレイのうち１つの詳
細な構成を示すレイアウト図である。

【図１３】 図１１および図１２に示した１本のワード
線に沿った断面図である。

【符号の説明】

２２ センスアンプ領域、２４ サブワードドライバ領
域、２０ サブアレイ、１６ ロウデコーダ、１８ コ
ラムデコーダ、ＭＷＬ メインワード線、ＧＩＯ グロ
ーバル入出力線対、ＬＩＯ ローカル入出力線対、ＭＡ
Ｐ メインアンプ、３２ ＷＤＥ発生回路、ＷＤＥ 制
御信号、ＳＷＬ サブワード線、２８サブワードドライ
バ、ＧＩＯａ，ＧＩＯｂ グローバル入出力線、ＰＴ４
１，ＰＴ４２ ＰチャネルＭＯＳトランジスタ、ＮＴ４
１，ＮＴ４２ ＮチャネルＭＯＳトランジスタ、ＩＶ４
１−ＩＶ４４ インバータ、ＮＲ４１，ＮＲ４２ ＮＯ
Ｒ回路、ＲＳＡＰ 読出し用サブアンプ、ＷＳＡＰ，Ｗ
ＳＡＰ３，ＷＳＡＰ４書込み用サブアンプ、７２ ワー
ド線シャント領域、ＷＬ ワード線。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置であって、 行に配置された複数のセンスアンプ領域および列に配置
   された複数の所定領域により複数のサブアレイに分割さ
   れたメモリセルアレイと、 前記センスアンプ領域に行に形成された複数のローカル
   入出力線対と、 前記複数の所定領域に列に形成され、前記複数のローカ
   ル入出力線対と交差する複数のグローバル入出力線対
   と、 前記複数のグローバル入出力線対に対応して設けられ、
   各々が前記メモリセルアレイに書込むべきデータ信号に
   応じて対応するグローバル入出力線対のうち一方のグロ
   ーバル入出力線を電源電圧よりも低い第１の電圧に充電
   しかつ当該他方のグローバル入出力線を前記第１の電圧
   よりも低くかつ接地電圧よりも高い第２の電圧に放電す
   る複数のメインアンプとを備え、 前記複数のサブアレイの各々は、 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対とを含む、半導体
   記憶装置。
2. 【請求項２】 前記複数のメインアンプの各々は、 前記対応するグローバル入出力線対のうち一方のグロー
   バル入出力線と電源ノードとの間に接続された第１のト
   ランジスタと、 前記一方のグローバル入出力線と接地ノードとの間に接
   続された第２のトランジスタと、 前記グローバル入出力線対のうち当該他方のグローバル
   入出力線と電源ノードとの間に接続された第３のトラン
   ジスタと、 前記他方のグローバル入出力線と接地ノードとの間に接
   続された第４のトランジスタと、 イネーブル信号が活性でありかつ前記メモリセルアレイ
   に書込むべきデータ信号が第１の状態であるとき前記第
   １および第４のトランジスタをオンにしかつ前記第２お
   よび第３のトランジスタをオフにし、前記イネーブル信
   号が活性でありかつ前記メモリセルアレイに書込むべき
   データ信号が第２の状態であるとき前記第２および前記
   第３のトランジスタをオンにしかつ前記第１および第４
   のトランジスタをオフにし、前記イネーブル信号が不活
   性のとき前記第１から弟４のトランジスタをオフにする
   制御手段とを含み、 前記半導体記憶装置はさらに、クロック信号に応答して
   活性となり、前記制御手段により前記電源ノードに接続
   されたグローバル入出力線の電圧が電源電圧に達する前
   でかつ前記制御手段により前記接地ノードに接続された
   グローバル入出力線の電圧が接地電圧に達する前に不活
   性となるイネーブル信号を発生するイネーブル信号発生
   手段を備える、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記半導体記憶装置はさらに、 ロウデコーダと、 前記複数のサブアレイを横断するように行に配置され、
   前記ロウデコーダに接続された複数のメインワード線
   と、 前記所定領域上に形成され、前記サブアレイ中の複数の
   ワード線にそれぞれ接続された複数のサブデコーダとを
   備える、請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記複数のワード線は前記行に配置され
   た複数のサブアレイを横断するように配置され、 前記半導体記憶装置はさらに、 前記複数のワード線に接続されたロウデコーダと、 前記複数のワード線に対応して形成され、各々が対応す
   るワード線に前記所定領域上に形成された複数のスルー
   ホールを通して接続された複数のシャント線とを備え
   る、請求項１に記載の半導体記憶装置。