KR20120083230A - 반도체 기억 장치 - Google Patents

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KR20120083230A
KR20120083230A KR1020120004742A KR20120004742A KR20120083230A KR 20120083230 A KR20120083230 A KR 20120083230A KR 1020120004742 A KR1020120004742 A KR 1020120004742A KR 20120004742 A KR20120004742 A KR 20120004742A KR 20120083230 A KR20120083230 A KR 20120083230A
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료 후꾸다
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가부시끼가이샤 도시바
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

일 실시 형태에 따르면, 비휘발성 기억 장치는 기판, 배선층, 메모리층, 회로층, 제1 컨택트 배선 및 제2 컨택트 배선을 포함한다. 상기 배선층은 상기 기판 위에 형성되고, 제1 배선 및 제2 배선을 포함한다. 상기 메모리층은 상기 기판과 상기 배선층 사이에 형성되고, 제1 메모리 셀 어레이부 및 제2 메모리 셀 어레이부를 포함한다. 제1 메모리 셀 어레이부 및 제2 메모리 셀 어레이부는 복수의 메모리 셀을 포함한다. 상기 회로층은 상기 메모리층과 상기 기판 사이에 형성되고, 제1 회로부를 포함한다. 제1 컨택트 배선은 상기 제1 메모리 셀 어레이부 및 제2 메모리 셀 어레이부 사이에 형성되고, 상기 제1 회로부의 제1 단부와 상기 제1 배선을 전기적으로 접속한다. 제2 컨택트 배선은 상기 제1 회로부의 제1 단부와는 다른 제2 단부와 상기 제2 배선을 전기적으로 접속한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
관련 출원의 교차 참조
본 출원은 2011년 1월 17일 출원된 일본 특허 출원 번호 제2011-006799호에 기초하여, 그 우선권을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다.
본원에 기술된 실시 형태는 일반적으로 반도체 장치에 관한 것이다.
반도체 기억 장치의 기억 용량의 증대를 위해서, 3차원 적층 메모리가 검토되었다. 3차원 적층 메모리에 있어서, 메모리 셀을 기판의 상방에 형성하고, 센스 앰프(sensing amplifier) 등의 주변 회로를 메모리 셀 아래의 기판에 형성하는 구성이 제안되었다. 이에 의해, 칩 면적을 축소할 수 있다.
이 3차원 적층 메모리에서는, 제조 공정의 제약으로 인해, 기판에 가까운 측의 배선의 저항이 높아질 수 있다. 이에 의해, 주변 회로에 입력되는 외부 신호가 고속화될 수 없고, 반도체 기억 장치의 동작의 고속화가 방해된다.
본 발명에서는, 주변 회로에 입력되는 외부 신호가 고속화되고, 반도체 기억 장치의 동작의 고속화가 달성되는 반도체 기억 장치를 제공하는 것을 과제로 한다.
일 실시 형태에 따르면, 비휘발성 기억 장치는, 기판, 배선층, 메모리층, 회로층, 제1 컨택트 배선 및 제2 컨택트 배선을 포함한다. 상기 기판은 주면을 갖는다. 상기 배선층은 상기 주면 위에 형성된다. 상기 배선층은 상기 주면에 대하여 평행한 제1 방향을 따라 연장하는 제1 배선과, 제2 배선을 포함한다. 상기 메모리층은 상기 기판과 상기 배선층 사이에 형성된다. 상기 메모리층은 제1 메모리 셀 어레이부와 제2 메모리 셀 어레이부를 포함한다. 상기 제1 메모리 셀 어레이부는 상기 제1 배선과 전기적으로 접속된 복수의 메모리 셀을 포함한다. 상기 제2 메모리 셀 어레이부는 상기 제1 메모리 셀 어레이부와 상기 제1 방향을 따라 병치되고, 상기 제1 배선과 전기적으로 접속된 복수의 메모리 셀을 포함한다. 상기 회로층은 상기 메모리층과 상기 기판 사이에 형성되고, 제1 회로부를 포함한다. 상기 제1 컨택트 배선은, 상기 제1 메모리 셀 어레이부와 상기 제2 메모리 셀 어레이부 사이에서, 상기 기판으로부터 상기 배선층을 향하는 제2 방향을 따라 연장하고, 상기 제1 회로부의 제1 단부와 상기 제1 배선을 전기적으로 접속한다. 상기 제2 컨택트 배선은, 상기 제1 메모리 셀 어레이부의 상기 제1 컨택트 배선과는 반대 측에서, 상기 제2 방향을 따라 연장하고, 상기 제1 회로부의 상기 제1 단부와는 다른 제2 단부와 상기 제2 배선을 전기적으로 접속한다.
각종 실시 형태에 대해서는 첨부 도면을 참조하여 이후에 기술한다.
도면은 도식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분들 간의 크기의 비율 등은, 반드시 실제 값과 같을 필요는 없다. 또한, 동일한 부분에 대해서도, 치수 및 비율이 서로 다르게 예시될 수도 있다.
본원 명세서 및 도면에서, 이전 도면을 참조하여 전술한 것과 동일한 요소에는 동일한 부호를 붙여서 상세한 설명은 적절히 생략한다.
본 발명에 따른 반도체 기억 장치에서는, 주변 회로에 입력되는 외부 신호가 고속화되고, 반도체 기억 장치의 동작의 고속화가 달성되는 효과가 있다.
도 1은 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 사시도.
도 2a 및 도 2b는 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 단면도.
도 3a 및 도 3b는 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 블록도.
도 4는 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 블록도.
도 5는 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 사시도.
도 6은 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 회로도.
도 7은 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 단면도.
도 8은 제1 실시 형태에 따른 반도체 기억 장치의 일부의 구성을 예시하는 블록도.
도 9는 제1 실시 형태에 따른 반도체 기억 장치의 일부의 구성을 예시하는 블록도.
도 10은 참고예의 반도체 기억 장치의 구성을 예시하는 도식적 단면도.
도 11은 참고예의 반도체 기억 장치의 구성을 예시하는 블록도.
도 12는 제2 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 블록도.
도 13은 제3 실시 형태에 따른 반도체 기억 장치의 일부의 구성을 예시하는 도식적 사시도.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 사시도다.
도 2a 및 도 2b는 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 단면도다.
즉, 도 2a는 A1-A2선 단면도이며, 도 2b는 B1-B2선 단면도다. 도 2a 및 도 2b에서는, 보기 쉽게 하기 위해서, 도전 부분이 도시되어 있고, 절연 부분은 생략되어 있다.
도 1 및 도 2a에 나타낸 바와 같이, 본 실시 형태에 따른 반도체 기억 장치(310)는, 기판(SUB0)과, 배선층(LL0)과, 메모리층(MA0)과, 회로층(CU0)과, 제1 컨택트 배선(CE1)과, 제2 컨택트 배선(CE2)을 포함한다.
배선층(LL0)은 기판(SUB0)의 주면(11a) 위에 형성된다.
메모리층(MA0)은 기판(SUB0)과 배선층(LL0) 사이에 형성된다.
회로층(CU0)은 메모리층(MA0)과 기판(SUB0) 사이에 형성된다.
기판(SUB0)에는, 예를 들어, 실리콘 기판 등이 이용된다. 실리콘 기판의 주면(11a) 위에 회로층(CU0)이 형성되고, 회로층(CU0) 위에 메모리층(MA0)이 형성되고, 메모리층(MA0) 위에 배선층(LL0)이 형성된다.
따라서, 기판(SUB0) 위에, 회로층(CU0), 메모리층(MA0) 및 배선층(LL0)이 이 순서대로 적층된다.
본 명세서에 있어서, "적층"은 직접 적층되는 경우와, 다른 요소가 개재되어 적층되는 경우를 포함한다.
여기서, 기판(SUB0)으로부터 배선층(LL0)을 향하는 방향을 Z축 방향(제2 방향)이라고 한다. Z축 방향에 대하여 수직인 1개의 방향을 X축 방향(제1 방향)이라고 한다. Z축 방향에 대하여 수직이고 X축 방향에 대하여 수직인 방향을 Y축 방향(제3 방향)이라고 한다.
Z축 방향은 기판(SUB0)의 주면(11a)에 대하여 수직인 방향이다.
배선층(LL0)은 제1 배선(LL1)과, 제2 배선(LL2)을 포함한다. 제1 배선(LL1)은 X축 방향을 따라 연장한다.
본 구체예에서는, 제2 배선(LL2)은 Y축 방향을 따라 연장한다. 예를 들어, 제2 배선(LL2)은 Y축 방향을 따라 연장하는 부분을 갖는다.
본 구체예에서는, 배선층(LL0)은 소스선(SL)을 더 포함한다.
메모리층(MA0)은 제1 메모리 셀 어레이부(MA1)와, 제2 메모리 셀 어레이부(MA2)를 포함한다.
제1 메모리 셀 어레이부(MA1)는 복수의 메모리 셀(예를 들어, 도 2a에 예시한 제1 메모리 셀(MAC1))을 포함한다. 복수의 메모리 셀은, 제1 배선(LL1)과 전기적으로 접속된다.
제2 메모리 셀 어레이부(MA2)는 제1 메모리 셀 어레이부(MA1)와 X축 방향을 따라 병치된다. 제2 메모리 셀 어레이부(MA2)는 복수의 메모리 셀(예를 들어, 도 2a에 예시한 제2 메모리 셀(MAC2))을 포함한다. 복수의 메모리 셀은, 제1 배선(LL1)과 전기적으로 접속된다.
본 구체예에서는, 제1 메모리 셀 어레이부(MA1) 및 제2 메모리 셀 어레이부(MA2)에서, 복수의 전극막(61)이 Z축 방향을 따라 적층된다. 복수의 전극막(61)의 측면에 대향하여 반도체 필라(semiconductor pillar)(SP)가 형성된다. 반도체 필라(SP)와 복수의 전극막(61)이 교차하는 부분에 메모리 셀이 형성된다. 전극막(61)은, 예를 들어, 워드선(WL)으로서 기능한다. 반도체 필라(SP)의 일 단부는 제1 배선(LL1)에 접속된다. 반도체 필라(SP)의 다른 단부는, 소스선(SL)에 접속된다. 메모리 셀의 구성의 구체예에 대해서는 후술한다.
회로층(CU0)은 제1 회로부(CU1)를 포함한다.
제1 회로부(CU1)의 적어도 일부는 제1 메모리 셀 어레이부(MA1)와 기판(SUB0) 사이에 배치된다.
제1 회로부(CU1)는, 예를 들어, 제1 메모리 셀 어레이부(MA1)에 포함되는 복수의 메모리 셀 및 제2 메모리 셀 어레이부(MA2)에 포함되는 복수의 메모리 셀의 전기적 특성을 검출하는 센스 앰프 회로를 포함한다. 제1 회로부(CU1)에 대해서는 후술한다.
제1 컨택트 배선(CE1)은, 제1 메모리 셀 어레이부(MA1)와 제2 메모리 셀 어레이부(MA2) 사이에서, Z축 방향을 따라 연장한다. 제1 컨택트 배선(CE1)은, 제1 회로부(CU1)의 일 단부(예를 들어, 도 2a에 예시한 제1 단부(e1))와 제1 배선(LL1)을 전기적으로 접속한다.
제2 컨택트 배선(CE2)은, 제1 메모리 셀 어레이부(MA1)의 제1 컨택트 배선(CE1)과는 반대 측에서, Z축 방향을 따라 연장한다. 즉, 제1 메모리 셀 어레이부(MA1)는, 제1 컨택트 배선(CE1)과 제2 컨택트 배선(CE2) 사이에 배치된다. 제2 컨택트 배선(CE2)은, 제1 회로부(CU1)의 상기의 일 단부(제1 단부(e1))와는 다른 단부(예를 들어, 도 2a에 예시한 제2 단부(e2))와 제2 배선(LL2)을 전기적으로 접속한다.
제1 배선(LL1)은, 예를 들어, 비트선(BL)으로서 기능한다. 제2 배선(LL2)은, 예를 들어, 도시하지 않은 외부 회로에 접속된다. 즉, 제2 배선(LL2)은, 제1 회로부(CU1)와 외부 회로를 접속하는 IOBUS로서 기능한다.
반도체 기억 장치(310)의 제조에서는， 예를 들어, 기판(SUB0) 위에 회로층(CU0)을 형성한 후, 회로층(CU0) 위에 메모리층(MA0)을 형성하고, 메모리층(MA0) 위에 배선층(LL0)을 형성한다. 예를 들어, 메모리층(MA0)의 형성에서는， 비교적 고온 처리가 실시된다. 따라서, 메모리층(MA0)을 형성하기 전에 형성되는 회로층(CU0)에 포함되는 요소에는, 내열성이 높은 재료가 이용된다.
이렇게, 회로층(CU0)에 포함되는 금속 재료의 내열성은, 배선층(LL0)에 포함되는 금속 재료의 내열성보다도 높다.
회로층(CU0)에 포함되는 도전 재료(금속 재료)의 도전율은, 배선층(LL0)에 포함되는 도전 재료(금속 재료)의 도전율보다도 낮다.
예를 들어, 회로층(CU0)은 텅스텐을 포함한다. 배선층(LL0)은, 구리 및 알루미늄 중 적어도 어느 하나를 포함한다.
이렇게, 회로층(CU0)에 포함되는 금속 재료의 전기 저항은, 배선층(LL0)에 포함되는 금속 재료의 전기 저항보다도 높다. 이때, 반도체 기억 장치(310)에서는, 전기 저항이 낮은 배선층(LL0)의 제2 배선(LL2)을 IOBUS로서 이용한다. 이에 의해， 고속 동작이 가능한 반도체 기억 장치를 제공할 수 있다.
본 구체예에서는, 제1 컨택트 배선(CE1)의 X축 방향을 따른 위치는, 제1 회로부(CU1)의 X축 방향을 따른 길이만큼, 셀 어레이 영역 내에 위치된다.
반도체 기억 장치(310)의 구성의 예에 대해서 더 설명한다.
도 1 및 도 2b에 나타낸 바와 같이, 반도체 기억 장치(310)는, 제3 컨택트 배선(CE3)과, 제4 컨택트 배선(CE4)을 더 포함한다.
배선층(LL0)은 제3 배선(LL3)과, 제4 배선(LL4)을 더 포함한다. 제3 배선(LL3)은, X축 방향을 따라 연장한다. 제4 배선(LL4)은, 예를 들어, Y축 방향을 따라 연장한다. 예를 들어, 제1 배선(LL1) 및 제3 배선(LL3)은, X축 방향을 따라, 제2 배선(LL2)과 제4 배선(LL4) 사이에 배치된다.
메모리층(MA0)은, 제3 메모리 셀 어레이부(MA3)와, 제4 메모리 셀 어레이부(MA4)를 더 포함한다.
제3 메모리 셀 어레이부(MA3)의 적어도 일부는, Y축 방향을 따라 제1 메모리 셀 어레이부(MA1)와 병치된다. 제3 메모리 셀 어레이부(MA3)는, 복수의 메모리 셀(예를 들어, 도 2b에 예시한 제3 메모리 셀(MAC3))을 포함한다. 복수의 메모리 셀은 제3 배선(LL3)과 전기적으로 접속된다.
제4 메모리 셀 어레이부(MA4)의 적어도 일부는, 제3 메모리 셀 어레이부(MA3)와 X축 방향을 따라 병치된다. 제4 메모리 셀 어레이부(MA4)는, 제2 메모리 셀 어레이부(MA2)와 Y축 방향을 따라 병치된다. 제4 메모리 셀 어레이부(MA4)는, 복수의 메모리 셀(예를 들어, 도 2b에 예시한 제4 메모리 셀(MAC4))을 포함한다. 복수의 메모리 셀은, 제3 배선(LL3)과 전기적으로 접속된다.
본 구체예에서는, 제3 메모리 셀 어레이부(MA3) 및 제4 메모리 셀 어레이부(MA4)에서, 복수의 전극막(61)이 Z축 방향을 따라 적층된다. 복수의 전극막(61)의 측면에 대향하여 반도체 필라(SP)가 형성된다. 반도체 필라(SP)와 복수의 전극막(61)이 교차하는 부분에 메모리 셀이 형성된다. 전극막(61)은, 예를 들어, 워드선(WL)으로서 기능한다. 반도체 필라(SP)의 일 단부가 제3 배선(LL3)에 접속된다. 반도체 필라(SP)의 다른 단부가 소스선(SL)에 접속된다.
회로층(CU0)은, 제2 회로부(CU2)를 더 포함한다.
예를 들어, 제2 회로부(CU2)의 적어도 일부는, 제4 메모리 셀 어레이부(MA4)와 기판(SUB0) 사이에 배치된다.
제2 회로부(CU2)는, 예를 들어, 제3 메모리 셀 어레이부(MA3)에 포함되는 복수의 메모리 셀 및 제4 메모리 셀 어레이부(MA4)에 포함되는 복수의 메모리 셀의 전기적 특성을 검출하는 센스 앰프 회로를 포함한다.
제3 컨택트 배선(CE3)은, 제3 메모리 셀 어레이부(MA3)와 제4 메모리 셀 어레이부(MA4) 사이에서, Z축 방향을 따라 연장한다. 제3 컨택트 배선(CE3)은, 제2 회로부(CU2)의 일 단부(예를 들어, 도 2b에 예시한 제3 단부(e3))와 제3 배선(LL3)을 전기적으로 접속한다.
제4 컨택트 배선(CE4)은, 제4 메모리 셀 어레이부(MA4)의 제3 컨택트 배선(CE3)과는 반대 측에서 Z축 방향을 따라 연장한다. 즉, 제4 메모리 셀 어레이부(MA4)는, 제3 컨택트 배선(CE3)과 제4 컨택트 배선(CE4) 사이에 배치된다. 제4 컨택트 배선(CE4)은, 제2 회로부(CU2)의 상기 일 단부(제3 단부(e3))와는 다른 단부(예를 들어, 도 2b에 예시한 제4 단부(e4))와 제4 배선(LL4)을 전기적으로 접속한다.
제3 배선(LL3)은, 비트선(BL)으로서 기능한다. 제4 배선(LL4)은, 예를 들어, Y축 방향을 따라 연장한다. 제4 배선(LL4)은, 예를 들어, IOBUS로서 기능한다.
전기 저항이 낮은 배선층(LL0)의 제4 배선(LL4)이 IOBUS로서 이용된다. 이에 의해, 고속 동작이 가능한 반도체 기억 장치를 제공할 수 있다.
도 2a에 나타낸 바와 같이, 제1 회로부(CU1)는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 포함한다. 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 도시하지 않은 배선 또는 회로 등에 의해 접속된다.
제1 트랜지스터(TR1)는, 제1 확산층(171a), 제2 확산층(172a) 및 제1 게이트(160a)를 포함한다. 제1 확산층(171a) 및 제2 확산층(172a)은, 예를 들어, 기판(SUB0)의 주면(11a) 위의 반도체층에 형성된다. 제1 확산층(171a)과 제2 확산층(172a) 사이의 반도체층 위에, 절연층을 개재하여 제1 게이트(160a)가 형성된다.
제2 트랜지스터(TR2)는, 제3 확산층(171b), 제4 확산층(172b) 및 제2 게이트(160b)를 포함한다. 제3 확산층(171b) 및 제4 확산층(172b)은, 예를 들어, 기판(SUB0)의 주면(11a) 위의 반도체층에 형성된다. 제3 확산층(171b)과 제4 확산층(172b) 사이의 반도체층 위에, 절연층을 개재하여 제2 게이트(160b)가 형성된다.
도 2b에 나타낸 바와 같이, 제2 회로부(CU2)는, 제3 트랜지스터(TR3)와 제4 트랜지스터(TR4)를 포함한다. 제3 트랜지스터(TR3)와, 제4 트랜지스터(TR4)는 도시하지 않은 배선 또는 회로 등에 의해 접속된다.
제3 트랜지스터(TR3)는, 제5 확산층(171c), 제6 확산층(172c) 및 제3 게이트(160c)를 포함한다. 제5 확산층(171c) 및 제6 확산층(172c)은, 예를 들어, 기판(SUB0)의 주면(11a) 위의 반도체층에 형성된다. 제5 확산층(171c)과 제6 확산층(172c) 사이의 반도체층 위에, 절연층을 개재하여 제3 게이트(160c)가 형성된다.
제4 트랜지스터(TR4)는, 제7 확산층(171d), 제8 확산층(172d) 및 제4 게이트(160d)를 포함한다. 제7 확산층(171d) 및 제8 확산층(172d)은, 예를 들어, 기판(SUB0)의 주면(11a) 위의 반도체층에 형성된다. 제7 확산층(171d)과 제8 확산층(172d) 사이의 반도체층 위에, 절연층을 개재하여 제4 게이트(160d)가 형성된다.
상기 확산층은, 예를 들어, 기판(SUB0)의 주면(11a) 위에 형성된 절연층 위에 형성된 반도체층에 형성될 수 있다. 이렇게, 기판(SUB0)은 실리콘층을 포함할 수 있고, 제1 회로부(CU1)는 상기 실리콘층을 채널로서 구비하는 트랜지스터를 포함할 수 있다.
제1 내지 제4 트랜지스터(TR1 내지 TR4)의 상방에는, 제1 내지 제4 어레이 하부 배선층(190a 내지 190d)이 형성된다.
제1 확산층(171a)은, 제1 컨택트(180a)에 의해, 제1 어레이 하부 배선층(190a)과 접속된다. 제1 어레이 하부 배선층(190a)은, 제1 컨택트 배선(CE1)과 접속된다.
제4 확산층(172b)은, 제2 컨택트(180b)에 의해, 제2 어레이 하부 배선층(190b)과 접속된다. 제2 어레이 하부 배선층(190b)은, 제2 컨택트 배선(CE2)과 접속된다.
제5 확산층(171c)은, 제3 컨택트(180c)에 의해, 제3 어레이 하부 배선층(190c)과 접속된다. 제3 어레이 하부 배선층(190c)은, 제3 컨택트 배선(CE3)과 접속된다.
제8 확산층(172d)은, 제4 컨택트(180d)에 의해, 제4 어레이 하부 배선층(190d)과 접속된다. 제4 어레이 하부 배선층(190d)은, 제4 컨택트 배선(CE4)과 접속된다.
제1 내지 제4 게이트(160a 내지 160d)에는, 예를 들어, 폴리실리콘이 이용된다. 제1 내지 제4 어레이 하부 배선층(190a 내지 190d)에는, 예를 들어, 텅스텐 등이 이용된다.
도 3a 및 도 3b는, 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 블록도다.
즉, 도 3a는 배선층(LL0) 및 메모리층(MA0)의 구성을 예시하고, 도 3b는 회로층(CU0)의 구성을 예시한다.
도 3a에 나타낸 바와 같이, 제1 내지 제4 메모리 셀 어레이부(MA1 내지 MA4)의 X축 방향을 따른 일 단부에는 제2 배선(LL2)이 형성되고, 다른 단부에는 제4 배선(LL4)이 형성된다. 제2 배선(LL2)과 제4 배선(LL4) 사이에는, 제1 배선(LL1) 및 제3 배선(LL3)이 형성된다.
제1 배선(LL1)의 중간에는, 제1 컨택트 배선(CE1)이 형성된다. 제3 배선(LL3)의 중간에는, 제3 컨택트 배선(CE3)이 형성된다.
본 구체예에서는, 제1 컨택트 배선(CE1)의 X축 방향을 따른 위치 및 제3 컨택트 배선(CE3)의 X축 방향을 따른 위치는, 제2 컨택트 배선(CE2)의 X축 방향을 따른 위치와, 제4 컨택트 배선(CE4)의 X축 방향을 따른 위치 사이에 배치된다.
제1 메모리 셀 어레이부(MA1)의 X축 방향을 따른 길이는, 제2 메모리 셀 어레이부(MA2)의 X축 방향을 따른 길이보다도 길다.
제3 메모리 셀 어레이부(MA3)의 X축 방향을 따른 길이는, 제4 메모리 셀 어레이부(MA4)의 X축 방향을 따른 길이보다도 길다.
이러한 배선이, Y축 방향을 따라 복수 배열된다. 각각의 배선에 접속된 메모리 셀 어레이부가 Y축 방향을 따라 복수 배열된다. 배선의 수 및 메모리 셀 어레이부의 수는 임의이다.
도 3b에 나타낸 바와 같이, 제1 회로부(CU1)는, 제1 컨택트 배선(CE1)에 의해 제1 배선(LL1)에 접속되고, 제2 컨택트 배선(CE2)에 의해 제2 배선(LL2)에 접속된다. 제2 회로부(CU2)는, 제3 컨택트 배선(CE3)에 의해 제3 배선(LL3)에 접속되고, 제4 컨택트 배선(CE4)에 의해 제4 배선(LL4)에 접속된다.
제1 회로부(CU1)는, X축 방향을 따른 일 단부에 형성된다. 제2 회로부(CU2)는, X축 방향을 따른 다른 단부에 형성된다. 이렇게, 복수의 회로부는, 메모리 셀 어레이부의 X축 방향을 따른 2개의 단부에 교대로 형성된다. 이에 의해, 복수의 회로부의 Y축 방향을 따른 피치는, 비트선(BL)(예를 들어, 제1 배선(LL1) 및 제3 배선(LL3) 등)의 Y축 방향을 따른 피치의 2배가 된다. 이에 의해, 회로부의 Y축 방향을 따른 폭이 크게 될 수 있고, 설계의 여유도가 증가한다. 이에 의해, 회로부의 성능을 향상할 수 있다. 즉, 제1 회로부(CU1)의 Y축 방향을 따른 폭은, 제1 배선(LL1)의 Y축 방향에서의 중심과, 제3 배선(LL3)의 Y축 방향에서의 중심 사이의 거리 이상으로 설정할 수 있다.
도 4는 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 블록도다.
여기서, 제1 메모리 셀 어레이부(MA1) 내지 제4 메모리 셀 어레이부(MA4)는, 메모리 셀 어레이부(MAA)에 포함되는 것이라고 한다. 제1 회로부(CU1) 및 제2 회로부(CU2)는, 회로부(CUA)에 포함되는 것이라고 한다.
도 4에 나타낸 바와 같이, 메모리 셀 어레이부(MAA)의 X축 방향을 따른 일 단부에는 제2 배선(LL2)이 형성되고, 다른 단부에는 제4 배선(LL4)이 형성된다. 메모리 셀 어레이부(MAA)의 상방에서, 제1 배선(LL1) 및 제3 배선(LL3)이 X축 방향을 따라 연장한다.
제1 배선(LL1)은 비트선(BL<k>)이며, 제3 배선(LL3)은, 비트선(BL<k+1>)이다(여기에서, k는 양의 정수임). 비트선(BL<k+1>)은, 비트선(BL<k>)과 인접한다.
제2 배선(LL2)은 IOBUS<0>으로서 기능한다. 제4 배선(LL4)은 IOBUS<1>으로서 기능한다. IOBUS<0>은 회로(210<0>)에 접속된다. 회로(210<0>)는 IO 버퍼(220)에 접속된다. IOBUS<1>은 회로(210<1>)에 접속된다. 회로(210<1>)는 IO 버퍼(220)에 접속된다. IO 버퍼(220)는 패드(230)에 접속된다. IOBUS<0> 및 IOBUS<1>에 의해, 외부 회로로의 데이터의 송신 및 수신이 행해진다.
IOBUS<0> 및 IOBUS<1>에는, 배선층(LL0)의 상층에 포함되는 배선이 이용된다. 따라서, 회로부(CUA)의 센스 앰프 회로로부터 IOBUS<0> 및 IOBUS<1>을 경유하여 회부 회로까지의 경로에서, 고속 동작이 가능하게 된다.
도 5는, 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 사시도다. 도 5는, 본 실시 형태에 따른 반도체 기억 장치의 셀 어레이 구성도다. 이 반도체 기억 장치는, BiCS라고 불릴 수 있다. BiCS는 3차원 적층 기억 장치 중 하나이다. 단, 실시 형태는 BiCS에 한정되지 않는다. 또한, 본원 명세서의 기재에 의해 BiCS가 한정되지 않는다.
도 6은 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 회로도다.
즉, 도 6은 BiCS의 셀 어레이 부분의 회로도를 나타낸다.
도 6에서, BL<k> (k=0, 1, 2, …)는 비트선(BL)을 나타낸다. 비트선(BL)에, 선택 게이트 트랜지스터(SGDT)의 드레인이 접속된다. 선택 게이트 트랜지스터(SGDT)의 게이트에는, 스트링 선택 신호 SGD<i> (i=0, 1, 2, …)가 입력된다.
선택 게이트 트랜지스터(SGDT)의 소스측에, 복수의 메모리 셀 트랜지스터(메모리 셀(MAC))가 직렬로 접속된다. 메모리 셀 트랜지스터는, 그 내부의 부유 막에 전자를 축적하여 임계값을 변경함으로써, 메모리로서 기능한다. 복수의 메모리 셀 트랜지스터를 3차원으로 적층함으로써, 고밀도의 비휘발성 기억 장치가 실현된다.
적층된 복수의 메모리 셀 트랜지스터의 게이트의 각각에는, 층에 따라 서로 다른 게이트 제어 신호 CG<j> (j=0, 1, 2, …)의 각각이 입력된다.
도 5에 예시된 관통 홀(TH)의 최하단은 백 게이트 트랜지스터이며, 관통 홀은 단부에서 되접힌다. 최하단에는 메모리 셀 트랜지스터가 직렬로 접속된다. 백 게이트 트랜지스터의 게이트에는 백 게이트 제어 신호(BGS)가 입력된다.
최상층의 메모리 셀 트랜지스터의 소스 단자에는, 선택 게이트 트랜지스터(SGST)의 드레인 단자가 접속된다. 선택 게이트 트랜지스터(SGDT), 복수의 메모리 셀 트랜지스터, 백 게이트 트랜지스터, 복수의 메모리 셀 트랜지스터 및 선택 게이트 트랜지스터(SGST)에 의해, 1개의 NAND 스트링이 형성된다.
도 5에 나타낸 바와 같이, 비트선(BL)은, 예를 들어, X축 방향을 따라 연장한다. 복수의 비트선(BL)은 Y축 방향으로 배열된다. 복수의 비트선(BL) 각각은, 복수의 센스 앰프 블록(SAB) 각각에 접속된다.
이로 인해, 하나의 층의 메모리 셀의 게이트 제어 신호 CG<j>는, 복수의 NAND 스트링에 의해 공유된다.
도 7은 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 단면도다. 도 5 및 도 7은 메모리 셀 어레이부(MAA)(예를 들어, 제1 내지 제4 메모리 셀 어레이부(MA1 내지 MA4) 등)의 일부의 구성을 예시한다.
도 5에서는，보기 쉽게 하기 위해서, 도전 부분이 도시되고, 절연 부분은 생략되어 있다. 또한，도 5 및 도 7에서는, 보기 쉽게 하기 위하여, 전극막(61)의 수가 4인 경우를 도시한다． 이하에서는, 메모리층(MA0)에 포함되는 요소의 예로서, 제1 메모리 셀 어레이부(MA1)에 관하여 설명한다.
도 5 및 도 7에 나타낸 바와 같이, 제1 메모리 셀 어레이부(MA1)는, 제1 적층 구조체(ML1)와 제2 적층 구조체(ML2)를 포함한다. 제1 적층 구조체(ML1) 및 제2 적층 구조체(ML2)는, 기판(SUB0)의 주면(11a) 위의 회로층(CU0) 위에 형성된다.
제1 적층 구조체(ML1)는 Z축 방향으로 교대로 적층된 복수의 제1 전극막(61a)과 복수의 제1 전극간 절연막(62a)을 갖는다.
제2 적층 구조체(ML2)는 Z축 방향에 대하여 수직인 방향(본 구체예에서는, X축 방향)으로 제1 적층 구조체(ML1)와 병치된다. 제2 적층 구조체(ML2)는 Z축 방향으로 교대로 적층된 복수의 제2 전극막(61b)과 복수의 제2 전극간 절연막(62b)을 갖는다.
본 구체예에서는, 제1 전극막(61a) 및 제2 전극막(61b)은, Y축 방향을 따라 연장한다.
복수의 제1 전극막(61a) 각각과, 복수의 제2 전극막(61b) 각각은 하나의 층에 있다. 예를 들어, 복수의 제1 전극막(61a) 각각과 기판(SUB0) 사이의 거리는, 복수의 제2 전극막(61b) 각각과 기판(SUB0) 사이의 거리와 동일하다. 복수의 제1 전극간 절연막(62a) 각각과 기판(SUB0) 사이의 거리는, 복수의 제2 전극간 절연막(62b) 각각과 기판(SUB0) 사이의 거리와 동일하다.
제1 메모리 셀 어레이부(MA1)는 제1 반도체 필라(SP1)와, 제2 반도체 필라(SP2)와, 제1 기억부와, 제2 기억부를 더 포함한다.
제2 반도체 필라(SP2)는 X축 방향을 따라 제1 반도체 필라(SP1)와 병치된다.
제1 반도체 필라(SP1)는, 제1 전극막(61a)의 측면에 대향한다. 제2 반도체 필라(SP2)는, 제2 전극막(61b)의 측면에 대향한다.
본 구체예에서는, 제1 반도체 필라(SP1)는 제1 적층 구조체(ML1)를 Z축 방향을 따라 관통한다. 제2 반도체 필라(SP2)는 제2 적층 구조체(ML2)를 Z축 방향을 따라 관통한다.
제1 기억부는 복수의 제1 전극막(61a)과 제1 반도체 필라(SP1) 사이에 형성된다. 제2 기억부는, 복수의 제2 전극막(61b)과 제2 반도체 필라(SP2) 사이에 형성된다.
제1 기억부는, 예를 들어, 복수의 제1 전극막(61a)과 제1 반도체 필라(SP1) 사이에 형성된 제1 필라부 메모리층(48pa), 제1 필라부 메모리층(48pa)과 복수의 제1 전극막(61a) 사이에 형성된 제1 필라부 외측 절연막(43pa), 및 제1 필라부 메모리층(48pa)과 제1 반도체 필라(SP1) 사이에 형성된 제1 필라부 내측 절연막(42pa)을 포함한다.
제2 기억부는, 예를 들어, 복수의 제2 전극막(61b)과 제2 반도체 필라(SP2) 사이에 형성된 제2 필라부 메모리층(48pb), 제2 필라부 메모리층(48pb)과 복수의 제2 전극막(61b) 사이에 형성된 제2 필라부 외측 절연막(43pb), 및 제2 필라부 메모리층(48pb)과 제2 반도체 필라(SP2) 사이에 형성된 제2 필라부 내측 절연막(42pb)을 포함한다.
제1 메모리 셀 어레이부(MA1)는, 제1 반도체 필라(SP1)의 일 단부와 제2 반도체 필라(SP2)의 일 단부를 접속하는 반도체 접속부(CP)(제1 반도체 접속부(CP1)), 반도체 접속부(CP)에 대향하는 접속부 도전층(BG)(백 게이트), 및 반도체 접속부(CP)와 접속부 도전층(BG) 사이에 형성된 접속부 절연막을 더 포함한다. 반도체 접속부(CP)에는, 예를 들어, 제1 반도체 필라(SP1) 및 제2 반도체 필라(SP2)가 되는 재료가 이용된다.
접속부 절연막은, 예를 들어, 반도체 접속부(CP)와 접속부 도전층(BG) 사이에 형성된 접속부 메모리층(48c), 접속부 메모리층(48c)과 접속부 도전층(BG) 사이에 형성된 접속부 외측 절연막(43c), 및 접속부 메모리층(48c)과 반도체 접속부(CP) 사이에 형성된 접속부 내측 절연막(42c)을 포함한다.
메모리층(48)은, 제1 필라부 메모리층(48pa), 제2 필라부 메모리층(48pb) 및 접속부 메모리층(48c)을 포함한다. 메모리층(48)은, 예를 들어, 반도체 필라(SP)와 전극막(61) 사이에 인가되는 전계에 의해 전하를 축적 또는 방전하고, 정보를 기억하는 부분으로서 기능한다. 메모리층(48)은 단층막에서도 좋고, 또 적층 막에서도 좋다.
전극막(61)에는 소정의 전기 신호가 인가된다. 전극막(61)은 워드선(WL) 및 비트선(BL)으로서 기능한다.
접속부 도전층(BG)은, 예를 들어, 소정의 전위로 설정된다. 이에 의해, 예를 들어, 반도체 접속부(CP)에 의한 제1 반도체 필라(SP1)와 제2 반도체 필라(SP2) 사이의 전기적인 접속이 제어된다.
전극막(61) 및 접속부 도전층(BG)에는, 임의의 도전 재료를 이용할 수 있고, 예를 들어, 불순물이 도입되어 도전성이 부여된 아몰퍼스 실리콘(비정질 실리콘) 또는 불순물이 도입되어 도전성이 부여된 폴리실리콘(다결정 실리콘) 등을 이용할 수 있고, 금속 또는 합금 등도 마찬가지로 이용할 수 있다.
예를 들어, 적층 구조체(ML)에 관통 홀(TH)을 형성한다. 그리고, 관통 홀(TH)의 내벽에, 외측 절연막(43)이 되는 막, 메모리층(48)이 되는 막, 내측 절연막(42)이 되는 막을 형성한다. 그 후, 잔여 공간에 반도체 필라(SP)가 되는 반도체를 매립한다. 이에 의해, 상술된 구성이 형성된다.
제1 적층 구조체(ML1)와 제2 적층 구조체(ML2)는, 절연층(IL)에 의해 분단된다.
제1 메모리 셀 어레이부(MA1)에서는, 전극막(61)과 반도체 필라(SP)가 교차하는 부분에, 메모리층(48)을 갖는 메모리 셀 트랜지스터가 형성된다. 메모리 셀 트랜지스터는 3차원 매트릭스 형상으로 배열된다. 메모리층(48)에 전하를 축적시킴으로써, 각 메모리 셀 트랜지스터가 데이터를 기억하는 메모리 셀(MAC)(제1 메모리 셀(MAC1) 등)로서 기능한다. 즉, 제1 반도체 접속부(CP1)에 의해 접속된 제1 및 제2 반도체 필라(SP1 및 SP2)가 한쌍이 되어 1개의 U자 형상의 NAND 스트링이 된다.
도 7에 예시한 바와 같이, 회로층(CU0)과 메모리층(MA0) 사이에, 층간 절연막(13)이 형성된다. 접속부 도전층(BG)과 전극막(61) 사이에 층간 절연막(15a)이 형성된다. 또한, 최상층의 전극막(61) 위에 층간 절연막(15)이 형성된다.
도 5에 나타낸 바와 같이, 메모리 셀 어레이부(MA1)는, 제1 적층 구조체(ML1)와 Z축 방향을 따라 적층되어 제1 반도체 필라(SP1)에 의해 관통된 제1 선택 게이트 전극(SG1), 및 제2 적층 구조체(ML2)와 Z축 방향을 따라 적층되어 제2 반도체 필라(SP2)에 의해 관통된 제2 선택 게이트 전극(SG2)을 더 포함한다. 이들 선택 게이트 전극(SG)(제1 선택 게이트 전극(SG1) 및 제2 선택 게이트 전극(SG2) 등)과 반도체 필라(SP) 사이에는, 선택 게이트 절연막(도시 생략)이 형성된다.
제1 선택 게이트 전극(SG1) 및 제2 선택 게이트 전극(SG2)은, Y축 방향을 따라 연장한다.
제1 선택 게이트 전극(SG1)과 제1 반도체 필라(SP1)가 교차하는 부분에 제1 선택 게이트 트랜지스터(SGT1)가 형성되고, 제2 선택 게이트 전극(SG2)과 제2 반도체 필라(SP2)가 교차하는 부분에 제2 선택 게이트 트랜지스터(SGT2)가 형성된다.
도 5에 예시한 바와 같이, 배선층(LL0)에, 비트선(BL) 및 소스선(SL)이 형성된다. 비트선(BL)은, 제1 반도체 필라(SP1)의 제1 반도체 접속부(CP1)와는 반대 측의 다른 단부와 접속된다. 소스선(SL)은, 제2 반도체 필라(SP2)의 제1 반도체 접속부(CP1)와는 반대 측의 다른 단부와 접속된다. 본 구체예에서는, 비트선(BL)은 X축 방향을 따라 연장하고, 소스선(SL)은 Y축 방향을 따라 연장한다.
이러한 구성을 갖는 메모리 스트링이, X축 방향 및 Y축 방향을 따라 반복하여 형성된다.
예를 들어, 제3 반도체 필라(SP3) 및 제4 반도체 필라(SP4)가, X축 방향을 따라 제2 반도체 필라(SP2)와 함께 병치되어 형성된다. 제3 반도체 필라(SP3)와 제1 반도체 필라(SP1) 사이에, 제2 반도체 필라(SP2)가 형성된다. 제4 반도체 필라(SP4)와 제2 반도체 필라(SP2) 사이에 제3 반도체 필라(SP3)가 형성된다. 제3 반도체 필라(SP3) 및 제4 반도체 필라(SP4)는, 제2 반도체 접속부(CP2)에 의해 접속된다. 제3 반도체 필라(SP3)는, 제3 선택 게이트 전극(SG3)을 관통한다. 제4 반도체 필라(SP4)는 제4 선택 게이트 전극(SG4)을 관통한다.
비트선(BL)은, 제4 반도체 필라(SP4)의 제2 반도체 접속부(CP2)와는 반대 측의 다른 단부와 또한 접속된다. 소스선(SL)은, 제3 반도체 필라(SP3)의 제2 반도체 접속부(CP2)와는 반대 측의 다른 단부와 또한 접속된다. 제1 반도체 필라(SP1)는, 비아(V1)에 의해 비트선(BL)에 접속되고, 제4 반도체 필라(SP4)는, 비아(V2)에 의해 비트선(BL)에 접속된다.
상기의 구성에 의해, 임의의 반도체 필라(SP)의 임의의 메모리 셀(MAC)(제1 내지 제4 메모리 셀(MAC1 내지 MAC4) 등)에 원하는 데이터를 프로그래밍하고, 소거하고, 판독할 수 있다.
이렇게, 본 실시 형태에 따른 반도체 기억 장치(310)에서는, 제1 메모리 셀 어레이부(MA1)에 포함되는 복수의 메모리 셀(예를 들어, 제1 메모리 셀(MAC1))이, Z축 방향을 따라 적층된다. 제2 메모리 셀 어레이부(MA2)에 포함되는 복수의 메모리 셀(예를 들어, 제2 메모리 셀(MAC2))은, Z축 방향을 따라 적층된다.
제1 메모리 셀 어레이부(MA1)는, Z축 방향을 따라 적층된 복수의 전극막(61)과 복수의 전극막(61) 사이에 형성된 전극간 절연막(62)을 포함하는 적층 구조체(ML), 복수의 전극막(61)의 Z축 방향을 따른 측면에 대향하는 반도체층(예를 들어, 반도체 필라(SP)), 반도체층과 복수의 전극막(61) 사이에 형성된 메모리층(예를 들어, 메모리층(48)), 반도체층과 메모리층 사이에 형성된 제1 절연막(예를 들어, 내측 절연막(42)), 및 복수의 전극막(61)과 메모리층 사이에 형성된 제2 절연막(예를 들어, 외측 절연막(43))을 포함할 수 있다.
상기의 반도체층은 제1 배선(LL1)과 전기적으로 접속된다. 제1 메모리 셀 어레이부(MA1)에 포함되는 복수의 메모리 셀 각각은, 복수의 전극막(61) 각각과 상기 반도체층이 대향하는 부분에 형성된다.
예를 들어, 제1 메모리 셀 어레이부(MA1)는, Z축 방향을 따라 적층된 복수의 제1 전극막(61a)과 복수의 제1 전극막(61a) 사이에 형성된 제1 전극간 절연막(62a)을 포함하는 제1 적층 구조체(ML1), 제1 적층 구조체(ML1)를 Z축 방향을 따라 관통하는 제1 반도체 필라(SP1), 제1 반도체 필라(SP1)와 복수의 제1 전극막(61a) 사이에 형성된 제1 메모리층(제1 필라부 메모리층(48pa)), 제1 메모리층과 제1 반도체 필라(SP1) 사이에 형성된 제1 내측 절연막(제1 필라부 내측 절연막(42pa)), 및 제1 메모리층과 복수의 제1 전극막(61a) 사이에 형성된 제1 외측 절연막(제1 필라부 외측 절연막(43pa))을 포함한다.
제1 반도체 필라(SP1)는 제1 배선(LL1)과 전기적으로 접속된다. 제1 메모리 셀 어레이부(MA1)에 포함되는 복수의 메모리 셀 각각은, 복수의 제1 전극막(61a) 각각과 제1 반도체 필라(SP1)가 교차하는 부분에 형성된다.
또한, 제1 메모리 셀 어레이부(MA1)는, X축 방향을 따라 제1 적층 구조체(ML1)와 병치되어, Z축 방향을 따라 적층된 복수의 제2 전극막(61b)과 복수의 제2 전극막(61b) 사이에 형성된 제2 전극간 절연막(62b)을 포함하는 제2 적층 구조체(ML2), 제2 적층 구조체(ML2)를 Z축 방향을 따라 관통하는 제2 반도체 필라(SP2), 제2 반도체 필라(SP2)와 복수의 제2 전극막(61b) 사이에 형성된 제2 메모리층(제2 필라부 메모리층(48pb)), 제2 메모리층과 제2 반도체 필라(SP2) 사이에 형성된 제2 내측 절연막(제2 필라부 내측 절연막(42pb)), 제2 메모리층과 복수의 제2 전극막(61b) 사이에 형성된 제2 외측 절연막(제2 필라부 외측 절연막(43pb)), 및 제1 반도체 필라(SP1)의 일 단부와 제2 반도체 필라(SP2)의 일 단부를 전기적으로 접속하는 반도체 접속부(CP)를 포함한다.
제1 메모리 셀 어레이부(MA1)에 포함되는 복수의 메모리 셀 각각은, 복수의 제2 전극막(61b) 각각과 제2 반도체 필라(SP2)가 교차하는 부분에 또한 형성된다.
배선층(LL0)은, 제2 반도체 필라(SP2)의 일 단부와는 반대 측의 다른 단부와 접속된 제2 반도체 필라 배선(소스선(SL))을 더 포함한다.
제2 배선(LL2)의 적어도 일부와 기판(SUB0) 사이의 거리는, 제1 배선(LL1)과 기판(SUB0) 사이의 거리 및 제2 반도체 필라 배선(소스선(SL))과 기판(SUB0) 사이의 거리 중 적어도 어느 하나와 동일하다.
도 2a 및 도 2b에 나타낸 바와 같이, 제2 배선(LL2) 및 제4 배선(LL4)은, 제1 배선(LL1) 및 제3 배선(LL3)과 동일 층에 있고, 본 실시 형태는 이것에 한정되지 않는다. 예를 들어, 제2 배선(LL2) 및 제4 배선(LL4)에는, 제1 배선(LL1) 및 제3 배선(LL3)보다도 상측 또는 하측의 도전층을 이용해도 된다. 예를 들어, 제2 배선(LL2) 및 제4 배선(LL4)에는, 제1 배선(LL1) 및 제3 배선(LL3)에 이용되는 도전층과, 소스선(SL)에 이용되는 도전층을 이용해도 된다.
도 8은 제1 실시 형태에 따른 반도체 기억 장치의 일부의 구성을 예시하는 블록도다.
즉, 도 8은 회로부(CUA)(예를 들어, 제1 회로부(CU1) 및 제2 회로부(CU2) 등)의 구성의 일례를 나타낸다.
도 8에 나타낸 바와 같이, 회로부(CUA)는 센스 앰프 블록(SAB)을 포함한다. 센스 앰프 블록(SAB)은 센스 앰프 회로(SA)를 포함한다. 센스 앰프 블록(SAB)은 래치 로직 회로(YBOX)와, L 데이터 래치 회로(LDL)와, U 데이터 래치 회로(UDL)와, Q 데이터 래치 회로(QDL)와, X 데이터 래치 회로(XDL)와, 선택 스위치 회로(YCOM)를 더 포함한다.
예를 들어, 128개의 비트선(BL)의 각각이, 센스 앰프 회로(SA)에 접속된다. 센스 앰프 회로(SA)는, 래치 로직 회로(YBOX), L 데이터 래치 회로(LDL), U 데이터 래치 회로(UDL), Q 데이터 래치 회로(QDL) 및 X 데이터 래치 회로(XDL)를 통하여 선택 스위치 회로(YCOM)에 접속된다. 이들의 접속은, 배선(DBUSL), 배선(DBUSR), 배선(XBUSL) 및 배선(XBUSR)에 의해 행해진다.
선택 스위치 회로(YCOM)는, 입력 버스(IBUS) 및 출력 버스(OBUS)에 접속된다.
제1 배선(LL1) 및 제3 배선(LL3)은 비트선(BL)에 대응한다. 즉, 제1 배선(LL1) 및 제3 배선(LL3)은 센스 앰프 회로(SA)에 접속된다. 제2 배선(LL2) 및 제4 배선(LL4)은, 입력 버스(IBUS) 및 출력 버스(OBUS)로서 이용된다.
입력 버스(IBUS) 및 출력 버스(OBUS)는, 입출력 제어부(TBDR)에 접속된다. 입출력 제어부(TBDR)는, 입출력 배선(YIO)을 통하여 데이터 플립플롭 회로(DFF)에 접속된다. 데이터 플립플롭 회로(DFF)는, 입력 리시버(IR) 및 출력 드라이버(OD)에 접속된다. 입력 리시버(IR) 및 출력 드라이버(OD)는, 입출력 단자(IO)에 접속된다.
또한, 상기는 일례이며, 회로부(CUA)(예를 들어, 제1 회로부(CU1) 및 제2 회로부(CU2) 등)의 구성은 임의이다.
도 9는 제1 실시 형태에 따른 반도체 기억 장치의 일부의 구성을 예시하는 블록도다.
즉, 도 9는 센스 앰프 회로(SA)의 구성의 일례를 나타낸다.
도 9에 나타낸 바와 같이, 센스 앰프 회로(SA)는 제1 내지 제18 MOS 트랜지스터(T1 내지 T18)와, 캐패시터(CAP)를 포함한다.
제1 MOS 트랜지스터(T1)의 일 단부에 비트선 신호(BLI)가 입력된다. 제1 MOS 트랜지스터(T1)의 게이트에는, BL 클램프 신호(BLC)가 입력된다. 제1 MOS 트랜지스터(T1)의 다른 단부에 제2 내지 제5 MOS 트랜지스터(T2 내지 T5)의 일 단부가 접속된다. 제1 MOS 트랜지스터(T1)의 다른 단부의 전위는, 신호(COM2)를 포함한다.
제2 MOS 트랜지스터(T2)의 게이트에는 신호(LAT)가 입력된다. 제2 MOS 트랜지스터(T2)의 다른 단부와, 제3 MOS 트랜지스터(T3)의 다른 단부는, 전위(SRCGND)로 설정된다.
제3 MOS 트랜지스터(T3)의 게이트에는, 신호(INV)가 입력된다.
제4 MOS 트랜지스터(T4)의 게이트에는, 신호(INV)가 입력된다. 제4 MOS 트랜지스터(T4)의 다른 단부는, 제6 MOS 트랜지스터(T6)의 일 단부와 접속된다.
제6 MOS 트랜지스터(T6)의 게이트에는, 신호(BLX)가 입력된다. 제6 MOS 트랜지스터(T6)의 다른 단부는 전위(VDD)로 설정된다.
제5 MOS 트랜지스터(T5)의 게이트에는, 신호(LAT)가 입력된다. 제5 MOS 트랜지스터(T5)의 다른 단부는, 제7 MOS 트랜지스터(T7)의 일 단부와 접속된다.
제7 MOS 트랜지스터(T7)의 게이트에는, 신호(XXL)가 입력된다. 제7 MOS 트랜지스터(T7)의 다른 단부는, 제8 MOS 트랜지스터(T8)의 일 단부와 접속된다.
제8 MOS 트랜지스터(T8)의 게이트에는, 신호(HLL)가 입력된다. 제8 MOS 트랜지스터(T8)의 다른 단부는 전위(VDD)로 설정된다.
제4 MOS 트랜지스터(T4)의 다른 단부, 제5 MOS 트랜지스터(T5)의 다른 단부, 제6 MOS 트랜지스터(T6)의 일 단부 및 제7 MOS 트랜지스터(T7)의 일 단부는, 서로 접속된다. 이 접속점의 전위는, 신호(COM1)를 포함한다. 이 접속점은, 제9 MOS 트랜지스터(T9)의 일 단부와 접속된다.
제9 MOS 트랜지스터(T9)의 게이트에는, 신호(SET)가 입력된다. 제9 MOS 트랜지스터(T9)의 다른 단부는, 제10 MOS 트랜지스터(T10)의 일 단부와 접속된다.
제10 MOS 트랜지스터(T10)의 게이트에는, 신호(RST_NCO)가 입력된다. 제10 MOS 트랜지스터(T10)의 다른 단부는, 제11 MOS 트랜지스터(T11)의 일 단부와 접속된다.
제11 MOS 트랜지스터(T11)의 게이트는, 제7 MOS 트랜지스터(T7)의 다른 단부 및 제8 MOS 트랜지스터(T8)의 일 단부와 접속된다. 제7 MOS 트랜지스터(T7)의 다른 단부 및 제8 MOS 트랜지스터(T8)의 일 단부의 접속점과, 제11 MOS 트랜지스터(T11)의 게이트에, 캐패시터(CAP)의 일 단부가 접속된다. 캐패시터(CAP)의 다른 단부에는, 신호(CLK)가 입력된다.
제11 MOS 트랜지스터(T11)의 다른 단부는, 제12 MOS 트랜지스터(T12)의 일 단부와 접속된다. 제12 MOS 트랜지스터(T12)의 게이트에는, 신호(STBn)가 입력된다. 제11 MOS 트랜지스터(T11) 및 제12 MOS 트랜지스터(T12)의 베이스는 전위(VDD)로 설정된다.
제10 MOS 트랜지스터(T10)의 다른 단부와 제11 MOS 트랜지스터(T11)의 일 단부의 접속점은, 제14 MOS 트랜지스터(T14)의 일 단부 및 제15 MOS 트랜지스터(T15)의 일 단부와 접속된다.
제14 MOS 트랜지스터(T14)의 게이트에는, 신호(STBn)가 입력된다. 제14 MOS 트랜지스터(T14)의 다른 단부는, 제13 MOS 트랜지스터(T13)의 일 단부와 접속된다.
제13 MOS 트랜지스터(T13)의 다른 단부는 저전위로 설정된다.
제15 MOS 트랜지스터(T15)의 다른 단부는, 제16 MOS 트랜지스터(T16)의 일 단부와 접속된다.
제16 MOS 트랜지스터(T16)의 게이트에는, 신호(RST_PCO)가 입력된다. 제15 MOS 트랜지스터(T15) 및 제16 MOS 트랜지스터(T16)의 베이스는 전위(VDD)로 설정된다.
제10 MOS 트랜지스터(T10)의 다른 단부와 제11 MOS 트랜지스터(T11)의 일 단부의 접속점은, 제17 MOS 트랜지스터(T17)의 게이트 및 제18 MOS 트랜지스터(T18)의 게이트와 접속된다.
제17 MOS 트랜지스터(T17)의 일 단부는, 제18 MOS 트랜지스터(T18)의 일 단부와 접속된다. 제17 MOS 트랜지스터(T17)의 다른 단부는 저전위로 설정된다.
제18 MOS 트랜지스터(T18)의 다른 단부 및 베이스는 전위(VDD)로 설정된다.
제17 MOS 트랜지스터(T17)의 일 단부와, 제18 MOS 트랜지스터(T18)의 일 단부의 접속점은, 제13 MOS 트랜지스터(T13)의 게이트 및 제15 MOS 트랜지스터(T15)의 게이트와 접속된다. 제17 MOS 트랜지스터(T17)의 일 단부, 제18 MOS 트랜지스터(T18)의 일 단부, 제13 MOS 트랜지스터(T13)의 게이트 및 제15 MOS 트랜지스터(T15)의 게이트에는, 신호(LAT)가 입력된다.
제9 MOS 트랜지스터(T9)의 다른 단부 및 제10 MOS 트랜지스터(T10)의 일 단부는, 단자(BUS)에 접속된다. 단자(BUS)에 센스 앰프 회로(SA)의 출력이 제공된다.
상기는 일례이며, 센스 앰프 회로(SA)의 구성은 임의이다.
도 10은, 참고예의 반도체 기억 장치의 구성을 예시하는 도식적 단면도다.
도 10에서는，보기 쉽게 하기 위해서, 도전 부분이 도시되고, 절연 부분은 생략되어 있다.
도 10에 나타낸 바와 같이, 참고예의 반도체 기억 장치(319)에 있어서도, 기판(SUB0)과, 회로층(CU0)과, 메모리층(MA0)과, 배선층(LL0)이 형성된다.
단，1개의 배선(예를 들어, 제1 배선(LL1))에, 1개의 컨택트 배선(제1 컨택트 배선(CE9a))이 형성된다. 이 제1 컨택트 배선(CE9a)은, 제1 배선(LL1)의 X축 방향의 단부에 형성된다. 제1 컨택트 배선(CE9a)은, 회로부(CU9)의 제1 어레이 하부 배선층(190a)과 접속된다. 그리고 회로부(CU9)에 포함되는 제2 어레이 하부 배선층(190b)이, 회로부(CU9)와 외부 회로를 접속하는 IOBUS로서 이용된다.
도 11은 참고예의 반도체 기억 장치의 구성을 예시하는 블록도다.
도 11에 나타낸 바와 같이, 제1 배선(LL1)(예를 들어, 비트선(BL<k>))이 X축 방향을 따라 연장된다. 제3 배선(LL3)(예를 들어, 비트선(BL<k+1>))이 X축 방향을 따라 연장된다. 제1 배선(LL1) 및 제3 배선(LL3) 아래에, 메모리 셀 어레이부(MAA)가 형성된다.
제1 배선(LL1)의 X축 방향의 일 단부에, 제1 컨택트 배선(CE9a)이 형성된다. 제3 배선(LL3)의 X축 방향의 다른 단부에, 제2 컨택트 배선(CE9b)이 형성된다. 제1 컨택트 배선(CE9a) 및 제2 컨택트 배선(CE9b)은, 메모리 셀 어레이부(MAA) 아래의 회로부(CUA)와 접속된다. 회로부(CUA)의 다른 단부 각각은, 예를 들어, 제2 어레이 하부 배선층(190b) 및 제3 어레이 하부 배선층(190c)과 접속된다. 제2 어레이 하부 배선층(190b)은 IOBUS<0>로서 이용되고, 제3 어레이 하부 배선층(190c)은 IOBUS<1>로서 이용된다.
비트선(BL)은 통상적으로 최소 피치로 형성된다. 따라서, 참고예에서는, 컨택트 배선(예를 들어, 제1 컨택트 배선(CE9a) 및 제2 컨택트 배선(CE9b))의 피치가 최소 피치 또는 이런 최소 피치의 2배로 설정된다. 회로부(CUA)로부터 외부 회로까지의 배선이 비트선(BL) 사이를 통과하게 하는 것은 곤란하다. 따라서, 참고예에서는, 회로부(CUA)로부터 외부 회로까지의 배선에는, 메모리층(MA0)보다도 하측의 도전층(예를 들어, 제2 어레이 하부 배선층(190b) 및 제3 어레이 하부 배선층(190c))이 이용된다.
이러한 구성을 갖는 참고예의 반도체 기억 장치(319)에서는，메모리층(MA0) 아래의 회로층(CU0)에 포함되는 도전층이 IOBUS로서 이용된다. 따라서, IOBUS의 도전율이 낮다. 따라서, 고속 동작이 곤란하다.
이것에 대하여, 본 실시 형태에 따른 반도체 기억 장치(310)에서는, 메모리층(MA0)보다도 상층의 배선층(LL0)의 도전층(예를 들어, 제2 배선(LL2) 및 제4 배선(LL4))이 IOBUS로서 이용된다. 이에 의해, 고속 동작이 가능한 반도체 기억 장치를 제공할 수 있다.
(제2 실시 형태)
도 12는 제2 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 블록도다.
본 실시 형태에 따른 반도체 기억 장치(311)는 또한 기판(SUB0)과, 배선층(LL0)과, 메모리층(MA0)과, 회로층(CU0)과, 제1 컨택트 배선(CE1)과, 제2 컨택트 배선(CE2)을 포함한다. 반도체 기억 장치(311)는, 제3 컨택트 배선(CE3)과, 제4 컨택트 배선(CE4)을 포함한다. 기판(SUB0), 배선층(LL0), 메모리층(MA0) 및 회로층(CU0)의 구성은, 반도체 기억 장치(310)와 마찬가지이므로 설명을 생략한다.
도 12에 나타낸 바와 같이, 반도체 기억 장치(311)에서는, 제1 컨택트 배선(CE1)이 X축 방향에서 제1 배선(LL1)의 거의 중앙에 형성된다. 그리고, 제3 컨택트 배선(CE3)이 X축 방향에서 제3 배선(LL3)의 거의 중앙에 형성된다.
즉, 제1 메모리 셀 어레이부(MA1)의 X축 방향을 따른 길이는, 제2 메모리 셀 어레이부(MA2)의 X축 방향을 따른 길이와 실질적으로 동일하다. 제1 메모리 셀 어레이부(MA1)의 X축 방향을 따른 길이는, 예를 들어, 제2 메모리 셀 어레이부(MA2)의 X축 방향을 따른 길이의 95% 이상 105% 이하이다.
제3 메모리 셀 어레이부(MA3)의 X축 방향을 따른 길이는, 제4 메모리 셀 어레이부(MA4)의 X축 방향을 따른 길이와 실질적으로 동일하다. 제3 메모리 셀 어레이부(MA3)의 X축 방향을 따른 길이는, 예를 들어, 제4 메모리 셀 어레이부(MA4)의 X축 방향을 따른 길이의 95% 이상 105% 이하이다.
이렇게, 제1 컨택트 배선(CE1)을 제1 배선(LL1)의 거의 중앙에 형성하고, 제3 컨택트 배선(CE3)을 제3 배선(LL3)의 거의 중앙에 형성함으로써, 칩 면적을 축소할 수 있다.
즉, 본 실시 형태에 따른 반도체 기억 장치(310 및 311)에서는, 컨택트 배선을 메모리 셀 어레이부(MAA)의 영역 내에 형성하기 때문에, 어레이의 주기성이 무너진다. 즉, 어레이의 주기성이 무너진 더미 셀 영역이 형성된다.
제1 실시 형태에 따른 반도체 기억 장치(310)에서는, 제1 컨택트 배선(CE1)이 제1 배선(LL1)의 거의 중앙에 위치되지 않고, 제3 컨택트 배선(CE3)이 제3 배선(LL3)의 거의 중앙에 위치되지 않기 때문에, 더미 셀 영역이 6군데 형성된다.
이에 대하여, 제2 실시 형태에 따른 반도체 기억 장치(311)에서는, 제1 컨택트 배선(CE1)을 제1 배선(LL1)의 거의 중앙에 형성하고, 제3 컨택트 배선(CE3)을 제3 배선(LL3)의 거의 중앙에 형성함으로써, 더미 셀 영역의 개수를 4군데로 감축할 수 있다. 이에 의해, 칩 면적을 보다 바람직하게 축소할 수 있다.
또한, 반도체 기억 장치(311)에 있어서도, 메모리층(MA0)보다도 상층의 배선층(LL0)의 도전층이 IOBUS로서 이용된다. 이에 의해, 고속 동작이 가능한 반도체 기억 장치를 제공할 수 있다.
(제3 실시 형태)
도 13은 제3 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 도식적 사시도다.
즉, 도 13은 메모리 셀 어레이부(MAA)(예를 들어, 제1 내지 제4 메모리 셀 어레이부(MA1 내지 MA4) 등)의 일부의 구성을 예시한다.
도 13에 나타낸 바와 같이, 본 실시 형태에 따른 반도체 기억 장치(312)에서는, 예를 들어, X축 방향으로 연장하는 비트선(BL)과, Y축 방향으로 연장하는 워드선(WL)이 형성된다.
비트선과 워드선 사이에 저항 변화층(RCL)이 형성된다. 저항 변화층(RCL)에서는, 인가되는 전압 및 통전되는 전류 중 적어도 어느 하나에 의해 저항이 변화한다.
즉, 반도체 기억 장치(312)는, 크로스 포인트형 저항 변화 메모리이다.
예를 들어, 제1 층(SB1)으로서, 비트선(BL11, BL12 및 BL13) 및 워드선(WL11, WL12 및 WL13)이 형성된다. 이들 사이에 저항 변화층(RCL)이 형성된다.
제2 층(SB2)으로서, 워드선(WL11, WL12 및 WL13) 및 비트선(BL21, BL22 및 BL23)이 형성된다. 이들 사이에 저항 변화층(RCL)이 형성된다.
제3 층(SB3)으로서, 비트선(BL21, BL22 및 BL23) 및 워드선(WL21, WL22 및 WL23)이 형성된다. 이들 사이에 저항 변화층(RCL)이 형성된다.
제4 층(SB4)으로서, 워드선(WL21, WL22 및 WL23) 및 비트선(BL31, BL32 및 BL33)이 형성된다. 이들 사이에 저항 변화층(RCL)이 형성된다.
이렇게, Z축 방향을 따라 인접하는 층에서, 비트선(BL) 또는 워드선(WL)이 공유된다.
반도체 기억 장치(312)에서는, 제1 메모리 셀 어레이부(MA1)에 포함되는 복수의 메모리 셀 및 제2 메모리 셀 어레이부(MA2)에 포함되는 복수의 메모리 셀은, 인가되는 전압 및 통전되는 전류의 적어도 어느 하나에 의해 저항이 변화하는 저항 변화층(RCL)을 포함한다. 메모리 셀은, Z축 방향을 따라 적층된다.
본 실시 형태에 따른 반도체 기억 장치(312)에서, 제1 배선(LL1)은, 예를 들어, 비트선(BL11)에 접속된다. 제3 배선(LL3)은, 예를 들어, 비트선(BL12)에 접속된다.
제1 배선(LL1)은 제1 컨택트 배선(CE1)에 의해 제1 회로부(CU1)에 접속된다. 제3 배선(LL3)은 제3 컨택트 배선(CE3)에 의해 제2 회로부(CU2)에 접속된다. 제1 회로부(CU1)는 제2 컨택트 배선(CE2)에 의해 배선층(LL0)의 제2 배선(LL2)에 접속된다. 제2 회로부(CU2)는 제4 컨택트 배선(CE4)에 의해 배선층(LL0)의 제4 배선(LL4)에 접속된다.
반도체 기억 장치(312)에 있어서도, 메모리층(MA0)보다도 상층의 배선층(LL0)의 도전층이 IOBUS로서 이용된다. 이에 의해, 고속 동작이 가능한 반도체 기억 장치를 제공할 수 있다.
이렇게, 실시 형태에 따른 반도체 기억 장치에서는, 워드선(WL)과 비트선(BL)이 교차하는 부분에 대응하여 메모리 셀이 형성된다. 메모리 셀을 포함하는 메모리 셀 어레이부(MAA)는 기판(SUB0)의 상방에 형성된다. 비트선(BL)은 메모리 셀 어레이부(MAA)의 상방에 형성된다. 메모리 셀 어레이부(MAA) 아래에, 메모리 셀의 데이터를 판독/프로그래밍하는 센스 앰프 회로(SA)를 포함하는 회로부(CUA)가 형성된다.
비트선(BL)(제1 배선(LL1))은, Z축 방향으로 연장하는 제1 컨택트 배선(CE1)에 의해, 제1 회로부(CU1)와 접속된다. 제1 회로부(CU1)의 다른 단부는, Z축 방향으로 연장하는 제2 컨택트 배선(CE2)에 의해, 제2 배선(LL2)에 접속된다. 제2 배선(LL2)은 회부 회로와 접속된다. 센스 앰프 회로(SA)와 회부 회로를 접속하는 배선으로서, 상층의 배선층(LL0)의 도전층이 이용된다. 즉, 고저항의 회로층(CU0)의 도전층이 이용되지 않는다. 이에 의해, 고속 동작이 가능한 반도체 기억 장치를 제공할 수 있다.
본원 명세서에 있어서, "수직" 및 "평행"은, 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어, 제조 공정으로 인한 편차 등을 포함한다. 이는 실질적으로 수직 및 실질적으로 평행이면 충분하다.
이상, 본 발명의 구체예들을 참조하여, 본 발명의 실시 형태에 대해서 설명했다. 그러나, 본 발명의 실시 형태는 이들 구체예에 한정되는 것은 아니다. 예를 들어, 반도체 기억 장치에 포함되는 기판, 배선층, 메모리층, 회로층, 회로부, 메모리 셀 어레이부, 메모리 셀, 배선, 컨택트 배선 등의 요소의 구체적인 구성에 관해서는, 당업자가 공지된 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시할 수 있다. 이런 실시는, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 구체예들 중 2개 이상의 임의의 요소를 기술적으로 가능한 범위 내에서 조합한 것도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 포함된다.
또한, 본 발명의 실시 형태로서 전술한 반도체 기억 장치를 기초로 하여, 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 반도체 기억 장치도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 포함한다.
또한, 본 발명의 사상 내에서, 당업자가 각종의 변형 및 수정을 생각할 수 있고, 이들 변형 및 수정도 본 발명의 범위 내에 있는 것으로 이해된다.
특정 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것일 뿐이며, 본 발명의 범위를 한정하는 것으로 의도되어서는 안 된다. 실제, 본원에 기술된 신규 실시 형태는 그 밖의 다양한 형태로 실시될 수 있고, 또한 발명의 사상을 일탈하지 않는 범위에서, 여러 가지 생략, 치환 및 변경이 가능할 수 있다. 첨부된 청구항들 및 그 등가물은, 본 발명의 범위 및 사상 내에서, 이들 실시 형태 또는 변형을 포함하는 것으로 의도된다.
11a : 주면
13, 15, 15a : 층간 절연막
42 : 내측 절연막
42c : 접속부 내측 절연막
42pa, 42pb : 제1, 제2 필라부 내측 절연막
43 : 외측 절연막
43c : 접속부 외측 절연막
43pa, 43pb : 제1, 제2 필라부 외측 절연막
48 : 메모리층
48c : 접속부 메모리층
48pa, 48pb : 제1, 제2 필라부 메모리층
61 : 전극막
61a, 61b : 제1, 제2 전극막
62 : 전극간 절연막
62a, 62b : 제1, 제2 전극간 절연막
160a 내지 160d : 제1 내지 제4 게이트
171a, 172a, 171b, 172b, 171c, 172c, 171d, 172d : 제1 내지 제8 확산층
180a 내지 180d : 제1 내지 제4 컨택트
190a 내지 190d : 제1 내지 제4 어레이 하부 배선층

Claims (20)

  1. 비휘발성 기억 장치로서,
    주면을 갖는 기판;
    상기 주면 위에 형성된 배선층 - 상기 배선층은,
    상기 주면에 대하여 평행한 제1 방향을 따라 연장하는 제1 배선과,
    제2 배선
    을 포함함 - ;
    상기 기판과 상기 배선층 사이에 형성된 메모리층 - 상기 메모리층은,
    상기 제1 배선과 전기적으로 접속된 복수의 메모리 셀을 포함하는 제1 메모리 셀 어레이부와,
    상기 제1 메모리 셀 어레이부와 상기 제1 방향을 따라 병치되어, 상기 제1 배선과 전기적으로 접속된 복수의 메모리 셀을 포함하는 제2 메모리 셀 어레이부를 포함함 - ;
    상기 메모리층과 상기 기판 사이에 형성되고, 제1 회로부를 포함하는 회로층;
    상기 제1 메모리 셀 어레이부와 상기 제2 메모리 셀 어레이부 사이에서, 상기 기판으로부터 상기 배선층을 향하는 제2 방향을 따라 연장하고, 상기 제1 회로부의 제1 단부와 상기 제1 배선을 전기적으로 접속하는 제1 컨택트 배선; 및
    상기 제1 메모리 셀 어레이부의 상기 제1 컨택트 배선과는 반대 측에서, 상기 제2 방향을 따라 연장하고, 상기 제1 회로부의 상기 제1 단부와는 다른 제2 단부와 상기 제2 배선을 전기적으로 접속하는 제2 컨택트 배선
    을 포함하는, 비휘발성 기억 장치.
  2. 제1항에 있어서,
    상기 제1 회로부는, 상기 제1 메모리 셀 어레이부에 포함되는 상기 복수의 메모리 셀과, 상기 제2 메모리 셀 어레이부에 포함되는 상기 복수의 메모리 셀의 전기적 특성을 검출하도록 구성된 센스 앰프 회로를 포함하는, 비휘발성 기억 장치.
  3. 제2항에 있어서,
    상기 제1 회로부는 상기 센스 앰프 회로에 접속된 래치를 포함하는, 비휘발성 기억 장치.
  4. 제2항에 있어서,
    패드부를 더 포함하고,
    상기 제2 배선은 상기 센스 앰프 회로와 상기 패드부를 전기적으로 접속하는, 비휘발성 기억 장치.
  5. 제4항에 있어서,
    상기 제2 배선은 상기 패드부로부터 입력된 입력 데이터를 상기 센스 앰프 회로에 입력하도록 구성된, 비휘발성 기억 장치.
  6. 제1항에 있어서,
    상기 제2 배선은, 상기 제1 방향 및 상기 제2 방향에 대하여 수직인 제3 방향을 따라 연장하는 부분을 갖는, 비휘발성 기억 장치.
  7. 제1항에 있어서,
    상기 제1 회로부의 적어도 일부는, 상기 제1 메모리 셀 어레이부와 상기 기판 사이에 배치되는, 비휘발성 기억 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 셀 어레이부의 상기 제1 방향을 따른 길이는, 상기 제2 메모리 셀 어레이부의 상기 제1 방향을 따른 길이보다도 짧은, 비휘발성 기억 장치.
  9. 제1항에 있어서,
    상기 회로층에 포함되는 금속 재료의 도전율은, 상기 배선층에 포함되는 금속 재료의 도전율보다도 낮은, 비휘발성 기억 장치.
  10. 제1항에 있어서,
    상기 회로층에 포함되는 금속 재료의 내열성은, 상기 배선층에 포함되는 금속 재료의 내열성보다도 높은, 비휘발성 기억 장치.
  11. 제1항에 있어서,
    제3 컨택트 배선; 및
    제4 컨택트 배선
    을 더 포함하고,
    상기 배선층은,
    상기 제1 방향을 따라 연장하는 제3 배선과,
    제4 배선
    을 더 포함하고,
    상기 메모리층은,
    적어도 일부가 상기 제1 방향 및 상기 제2 방향에 대하여 수직인 제3 방향을 따라 상기 제1 메모리 셀 어레이부와 병치되며, 상기 제3 배선과 전기적으로 접속된 복수의 메모리 셀을 포함하는 제3 메모리 셀 어레이부와,
    적어도 일부가 상기 제3 메모리 셀 어레이부와 상기 제1 방향을 따라 병치되고, 상기 제2 메모리 셀 어레이부와 상기 제3 방향을 따라 병치되며, 상기 제3 배선과 전기적으로 접속된 복수의 메모리 셀을 포함하는 제4 메모리 셀 어레이부
    를 더 포함하고,
    상기 회로층은 제2 회로부를 더 포함하고.
    상기 제3 컨택트 배선은, 상기 제3 메모리 셀 어레이부와 상기 제4 메모리 셀 어레이부 사이에서, 상기 제2 방향을 따라 연장하고, 상기 제2 회로부의 제3 단부와 상기 제3 배선을 전기적으로 접속하고,
    상기 제4 컨택트 배선은, 상기 제4 메모리 셀 어레이부의 상기 제3 컨택트 배선과는 반대 측에서, 상기 제2 방향을 따라 연장하고, 상기 제2 회로부의 상기 제3 단부와는 다른 제4 단부와 상기 제4 배선을 전기적으로 접속하고,
    상기 제1 컨택트 배선의 상기 제1 방향을 따른 위치 및 상기 제3 컨택트 배선의 상기 제1 방향을 따른 위치는, 상기 제2 컨택트 배선의 상기 제1 방향을 따른 위치와 상기 제4 컨택트 배선의 상기 제1 방향을 따른 위치 사이에 배치되는, 비휘발성 기억 장치.
  12. 제11항에 있어서,
    상기 제1 회로부는, 상기 제3 메모리 셀 어레이부에 포함되는 상기 복수의 메모리 셀과, 상기 제4 메모리 셀 어레이부에 포함되는 상기 복수의 메모리 셀의 전기적 특성을 검출하도록 구성된 센스 앰프 회로를 포함하는, 비휘발성 기억 장치.
  13. 제11항에 있어서,
    패드부를 더 포함하고,
    상기 제4 배선은 상기 센스 앰프 회로와 상기 패드부를 전기적으로 접속하는, 비휘발성 기억 장치.
  14. 제11항에 있어서,
    상기 제4 배선은 상기 제1 방향 및 상기 제2 방향에 대하여 수직인 제3 방향을 따라 연장하는 부분을 갖는, 비휘발성 기억 장치.
  15. 제1항에 있어서,
    제3 컨택트 배선; 및
    제4 컨택트 배선
    을 더 포함하고,
    상기 배선층은,
    상기 제1 방향을 따라 연장하는 제3 배선과,
    제4 배선
    을 더 포함하고,
    상기 메모리층은,
    적어도 일부가 상기 제1 방향 및 상기 제2 방향에 대하여 수직인 제3 방향을 따라 상기 제1 메모리 셀 어레이부와 병치되며, 상기 제3 배선과 전기적으로 접속된 복수의 메모리 셀을 포함하는 제3 메모리 셀 어레이부와,
    적어도 일부가 상기 제3 메모리 셀 어레이부와 상기 제1 방향을 따라 병치되고, 상기 제2 메모리 셀 어레이부와 상기 제3 방향을 따라 병치되며, 상기 제3 배선과 전기적으로 접속된 복수의 메모리 셀을 포함하는 제4 메모리 셀 어레이부
    를 더 포함하고,
    상기 회로층은 제2 회로부를 더 포함하고,
    상기 제3 컨택트 배선은, 상기 제3 메모리 셀 어레이부와 상기 제4 메모리 셀 어레이부 사이에서, 상기 제2 방향을 따라 연장하고, 상기 제2 회로부의 제3 단부와 상기 제3 배선을 전기적으로 접속하고,
    상기 제4 컨택트 배선은, 상기 제4 메모리 셀 어레이부의 상기 제3 컨택트 배선과는 반대 측에서, 상기 제2 방향을 따라 연장하고, 상기 제2 회로부의 상기 제3 단부와는 다른 제4 단부와 상기 제4 배선을 전기적으로 접속하고,
    상기 제1 메모리 셀 어레이부의 상기 제1 방향을 따른 길이는, 상기 제2 메모리 셀 어레이부의 상기 제1 방향을 따른 길이와 동일하고,
    상기 제3 메모리 셀 어레이부의 상기 제1 방향을 따른 길이는, 상기 제4 메모리 셀 어레이부의 상기 제1 방향을 따른 길이와 동일한, 비휘발성 기억 장치.
  16. 제15항에 있어서,
    상기 제1 회로부는, 상기 제3 메모리 셀 어레이부에 포함되는 상기 복수의 메모리 셀과 상기 제4 메모리 셀 어레이부에 포함되는 상기 복수의 메모리 셀의 전기적 특성을 검출하도록 구성된 센스 앰프 회로를 포함하는, 비휘발성 기억 장치.
  17. 제15항에 있어서,
    패드부를 더 포함하고,
    상기 제4 배선은 상기 센스 앰프 회로와 상기 패드부를 전기적으로 접속하는, 비휘발성 기억 장치.
  18. 제15항에 있어서,
    상기 제4 배선은, 상기 제1 방향 및 상기 제2 방향에 대하여 수직인 제3 방향을 따라 연장하는 부분을 갖는, 비휘발성 기억 장치.
  19. 제1항에 있어서,
    상기 제1 메모리 셀 어레이부는,
    상기 제2 방향을 따라 적층된 복수의 전극막과, 상기 복수의 전극막 사이에 형성된 전극간 절연막을 포함하는 적층 구조체와,
    상기 복수의 전극막의 상기 제2 방향을 따른 측면에 대향하는 반도체층과,
    상기 반도체층과 상기 복수의 전극막 사이에 형성된 메모리층과,
    상기 메모리층과 상기 반도체층 사이에 형성된 제1 절연막과,
    상기 메모리층과 상기 복수의 전극막 사이에 형성된 제2 절연막
    을 포함하고,
    상기 반도체층은 상기 제1 배선과 전기적으로 접속되고,
    상기 제1 메모리 셀 어레이부에 포함되는 상기 복수의 메모리 셀 각각은, 상기 복수의 전극막 각각과 상기 반도체층이 대향하는 부분에 형성되는, 비휘발성 기억 장치.
  20. 제1항에 있어서,
    상기 제1 메모리 셀 어레이부는,
    상기 제2 방향을 따라 적층된 복수의 제1 전극막과, 상기 복수의 제1 전극막 사이에 형성된 제1 전극간 절연막을 포함하는 제1 적층 구조체와,
    상기 제1 적층 구조체를 상기 제2 방향을 따라 관통하는 제1 반도체 필라와,
    상기 제1 반도체 필라와 상기 복수의 제1 전극막 사이에 형성된 제1 메모리층과,
    상기 제1 메모리층과 상기 제1 반도체 필라 사이에 형성된 제1 내측 절연막과,
    상기 제1 메모리층과 상기 복수의 제1 전극막 사이에 형성된 제1 외측 절연막
    을 포함하고,
    상기 제1 반도체 필라는 상기 제1 배선과 전기적으로 접속되고,
    상기 제1 메모리 셀 어레이부에 포함되는 상기 복수의 메모리 셀 각각은, 상기 복수의 제1 전극막 각각과 상기 제1 반도체 필라가 교차하는 부분에 형성되는, 비휘발성 기억 장치.
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