TW201727631A - 半導體儲存裝置及其動作方法 - Google Patents

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Abstract

本發明提供一種抑制了因FG耦合造成的影響而可靠性高的NAND型快閃記憶體。本發明的快閃記憶體包括：記憶體陣列，形成有多個NAND串；列選擇部件，選擇記憶體陣列的列；以及位元線選擇電路（200），選擇所選擇的列的偶數頁面或奇數頁面。偶數頁面（BL0、BL1、BL4、BL5）包含多對鄰接的一對位元線，奇數頁面（BL2、BL3、BL6、BL7）包含多對鄰接的一對位元線，偶數頁面的位元線對與奇數頁面的位元線對交替地配置。

Description

半導體儲存裝置及其動作方法
本發明涉及一種半導體儲存裝置，尤其涉及反及（NAND）型快閃記憶體（flash memory）的偶數頁面（page）或奇數頁面的選擇方法。
在NAND型的快閃記憶體中，進行頁面的讀出或編程（program）時，為了抑制因位元線（bit line）間的電容耦合（capacity coupling）引起的雜訊（noise），將1條字元線（word line）分成偶數頁面與奇數頁面而使其動作。例如，進行偶數頁面的讀出時，將奇數頁面接地，進行奇數頁面的讀出時，將偶數頁面接地，而且，進行偶數頁面的編程時，將奇數頁面設為禁止編程，進行奇數頁面的編程時，將偶數頁面設為禁止編程（例如專利文獻1）。 現有技術文獻 專利文獻
專利文獻1：日本專利特開平11-176177號公報 [發明所要解決的課題]
圖1是對習知的NAND型快閃記憶體中的位元線選擇方法進行說明的圖。記憶體陣列（memory array）的NAND串（string）分別經由位元線BL0、BL1、…BL7（作為一例，顯示8條位元線）而連接於頁面緩衝器（page buffer）/讀出（sense）電路。此處，位元線BL0、BL2、BL4、BL6為偶數位元線，連接於偶數位元線的選擇儲存胞元（memory cell）構成偶數頁面，位元線BL1、BL3、BL5、BL7為奇數位元線，連接於奇數位元線的選擇儲存胞元構成奇數頁面。即，記憶體陣列的1條字元線包含偶數頁面與奇數頁面這2個頁面。
位元線選擇電路在各位元線BL0、BL1、…BL7與鎖存（latch）電路或讀出電路SA之間，包含用於選擇偶數頁面或奇數頁面的多個選擇電晶體（transistor），在多個選擇電晶體的閘極（gate），交替地連接有選擇閘極線BLSE與選擇閘極線BLSO。當偶數頁面受到選擇時，選擇閘極線BLSE被驅動為高電位（high level），選擇閘極線BLSO被驅動為低電位（low level），當奇數頁面受到選擇時，選擇閘極線BLSO被驅動為高電位，選擇閘極線BLSE被驅動為低電位。而且，為了根據動作狀態來截斷（cut off）位元線，選擇閘極線BLCN、/BLCN、BLCLAMP、/BLCLAMP分別連接於電晶體的閘極。這樣，以偶數頁面與奇數頁面為單位來進行讀出或編程。另外，讀出動作中，實施所謂的遮罩（shield）讀出，即：當進行偶數頁面的讀出時，將奇數頁面接地，當進行奇數頁面的讀出時，將偶數頁面接地。
通過分為偶數頁面與奇數頁面來進行讀出或者編程，從而能夠降低位元線間的電容耦合的影響，但隨著儲存胞元的高集成化的推進，除此以外，儲存胞元間的浮動閘極（Floating Gate，FG）耦合造成的影響也變得無法忽視。例如，如圖2（A）所示，對選擇字元線WLi的偶數頁面的儲存胞元Ma、Mb編程資料“0”，接下來，如圖2（B）所示，對奇數頁面的儲存胞元Mx、My編程資料“0”。而且，編程前的儲存胞元處於抹除狀態。
在偶數頁面的編程時，對儲存胞元Ma、Mb施加編程脈衝（pulse），當編程校驗（program verify）合格時，則結束編程脈衝的施加。此時的儲存胞元Ma的閾值為Vth_a，儲存胞元Mb的閾值為Vth_b。奇數頁面的儲存胞元Mx的閾值因與2個儲存胞元Ma、Mb的FG耦合而稍許上升，儲存胞元My的閾值因與1個儲存胞元Mb的FG耦合而略微上升。
接下來，在奇數頁面的編程時，對儲存胞元Mx、My施加編程脈衝，當編程校驗合格時，則結束編程脈衝的施加。此時，儲存胞元Ma的閾值Vth_a因與儲存胞元Mx的FG耦合而上升至Vth_a+ΔV（ΔV設為因與1個儲存胞元的FG耦合而上升的電壓）。而且，儲存胞元Mb的閾值Vth_b因與儲存胞元Mx、My的FG耦合而上升至Vth_b+2ΔV。如此，儲存胞元Ma、Mb的閾值在經編程校驗後因與鄰接的儲存胞元的FG耦合而上升。
在讀出動作時，對於非選擇字元線施加讀出通過（pass）電壓，但當儲存胞元Ma、Mb的閾值因FG耦合而上升，儲存胞元Ma、Mb因讀出通過電壓而未導通（ON）時，將變得無法讀出NAND串。而且，當儲存胞元Ma、Mb的導通範圍（margin）變小時，存在動作變得不穩定等不良情況。如此，由於儲存胞元間的FG耦合的影響，結果導致資料“1”、“0”的儲存胞元的閾值分佈幅度變大，從而導致快閃記憶體的可靠性下降。
本發明的目的在於解決如上所述的習知課題，提供一種抑制了因儲存胞元間的FG耦合造成的影響而可靠性高的半導體儲存裝置。 [解決課題的技術手段]
本發明的半導體儲存裝置包括：記憶體陣列，形成有多個NAND串；列選擇部件，選擇所述記憶體陣列的列；以及頁面選擇部件，選擇由所述列選擇部件所選擇的列的偶數頁面或奇數頁面，並且所述偶數頁面包含多對鄰接的一對位元線，所述奇數頁面包含多對鄰接的一對位元線，所述偶數頁面的位元線對與所述奇數頁面的位元線對交替。
優選的是，所述頁面選擇部件包含：偶數頁面選擇用電晶體，選擇所述偶數頁面的位元線對；以及奇數頁面選擇用電晶體，選擇所述奇數頁面的位元線對。優選的是，半導體儲存裝置還包括由所述偶數頁面及所述奇數頁面所共用的頁面緩衝器及讀出電路。優選的是，所述偶數頁面的位元線對中的其中一條位元線與所述奇數頁面的位元線對中的其中一條位元線共同連接於第1全域位元線，所述偶數頁面的位元線對中的另一條位元線與所述奇數頁面的位元線對中的另一條位元線共同連接於第2全域位元線。優選的是，所述偶數頁面的其中一條位元線連接於所述偶數頁面選擇用電晶體的第1擴散區域，所述奇數頁面的其中一條位元線連接於所述奇數頁面選擇用電晶體的第1擴散區域，所述偶數頁面選擇用電晶體與所述奇數頁面選擇用電晶體共同的第2擴散區域連接於所述第1全域位元線。優選的是，半導體儲存裝置還包括對讀出動作或編程動作進行控制的控制部件，所述控制部件控制所述頁面選擇部件，當進行偶數頁面的讀出時，進行偶數頁面的位元線對中的其中一條位元線的儲存胞元的讀出，在此期間，將另一條位元線設定為地線電位，接下來，進行偶數頁面的位元線對中的另一條位元線的儲存胞元的讀出，在此期間，將其中一條位元線設定為地線電位，當進行奇數頁面的讀出時，進行奇數頁面的位元線對中的其中一條位元線的儲存胞元的讀出，在此期間，將另一條位元線設定為地線電位，接下來，進行奇數頁面的位元線對中的另一條位元線的儲存胞元的讀出，在此期間，將其中一條位元線設定為地線電位。優選的是，半導體儲存裝置還包括用於對所述頁面選擇部件的選擇進行切換的切換部件，當所述頁面選擇部件的選擇受到切換時，所述偶數頁面包含偶數位元線，所述奇數頁面包含奇數位元線，偶數位元線與奇數位元線交替。優選的是，所述切換部件能夠通過從外部輸入的命令進行控制。
本發明的動作方法是快閃記憶體的動作方法，所述快閃記憶體具有形成有NAND串的記憶體陣列，所述動作方法包括：選擇所述記憶體陣列的列的步驟；以及頁面選擇步驟，對所選擇的列的偶數頁面或奇數頁面進行選擇，所述偶數頁面包含多對鄰接的一對位元線，所述奇數頁面包含多對鄰接的一對位元線，所述偶數頁面的位元線對與所述奇數頁面的位元線對交替。
優選的是，動作方法還包括下述步驟：當偶數頁面受到選擇時，將偶數頁面連接於頁面緩衝器及讀出電路，當奇數頁面受到選擇時，將奇數頁面連接於與所述偶數頁面共用的所述頁面緩衝器及讀出電路。優選的是，動作方法還包括對所選擇的列的儲存胞元進行編程的步驟，所述編程的步驟是對通過所述頁面選擇步驟而選擇的偶數頁面的儲存胞元進行編程，接下來，對通過所述頁面選擇步驟而選擇的奇數頁面的儲存胞元進行編程。優選的是，動作方法還包括對所選擇的列的儲存胞元進行讀出的步驟，所述讀出的步驟是在進行偶數頁面的讀出時，進行偶數頁面的位元線對中的其中一條位元線的儲存胞元的讀出，在此期間，將另一條位元線設定為地線電位，接下來，進行偶數頁面的位元線對中的另一條位元線的儲存胞元的讀出，在此期間，將其中一條位元線設定為地線電位，在進行奇數頁面的讀出時，進行奇數頁面的位元線對中的其中一條位元線的儲存胞元的讀出，在此期間，將另一條位元線設定為地線電位，接下來，進行奇數頁面的位元線對中的另一條位元線的儲存胞元的讀出，在此期間，將其中一條位元線設定為地線電位。 （發明的效果）
根據本發明，通過將偶數頁面的位元線對與奇數頁面的位元線對交替地配置，從而能夠提供一種快閃記憶體，其抑制鄰接的儲存胞元間的FG耦合，由此，可靠性高。
以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解而強調表示各部，與實際元件（device）的比例（scale）並不相同。
圖3是表示本實施例的NAND型快閃記憶體的一結構例的框圖。如該圖3所示，快閃記憶體100包括：記憶體陣列110，形成有排列成矩陣狀的多個儲存胞元；輸入/輸出緩衝器（buffer）120，連接於外部輸入/輸出端子I/O；位址暫存器（address register）130，接收來自輸入/輸出緩衝器120的位址資料（address data）；快取記憶體（cache memory）140，保持輸入/輸出的資料；控制器（controller）150，生成控制信號C1、C2、C3等，該控制信號C1、C2、C3等是基於來自輸入/輸出緩衝器120的命令資料（command data）及外部控制信號（未圖示的晶片致能（chip enable）CE、命令鎖存致能CLE、地址鎖存致能ALE、就緒/忙碌（ready/busy）RY/BY等）來控制各部；字元線選擇電路160，對來自位址暫存器130的列位址資訊Ax進行解碼（decode），並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持經由位元線而讀出的資料，或者保持經由位元線來編程的資料等；行選擇電路180，對來自位址暫存器130的行位址資訊Ay進行解碼，並基於該解碼結果來進行位元線的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程（寫入）及抹除等所需的電壓（編程電壓Vprog、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers（包括抹除脈衝））。
記憶體陣列110具有沿行方向配置的多個區塊BLK(0)、BLK(1)、…、BLK(m)。在區塊的其中一個端部，配置有頁面緩衝器/讀出電路170。但是，頁面緩衝器/讀出電路170也可配置在區塊的另一個端部或者兩側的端部。
在1個區塊中，如圖4所示，形成有多個NAND串單元NU，該多個NAND串單元NU是將多個儲存胞元串聯連接而成。圖例中，在1個區塊內，沿列方向排列有n+1個串單元NU。串單元NU包括：串聯連接的多個儲存胞元MCi(i=1、2、3…、64)；位元線側選擇電晶體TD，連接於儲存胞元MC64的汲極（drain）側；以及源極線（source line）側選擇電晶體TS，連接於儲存胞元MC0的源極側。位元線側選擇電晶體TD的汲極連接於對應的1條位元線BL，源極線側選擇電晶體TS的源極連接於共用的源極線SL。
儲存胞元MCi的控制閘極連接於字元線WLi，選擇電晶體TD、TS的閘極連接於選擇閘極線SGD、SGS。字元線選擇電路160基於列位址資訊Ax來選擇區塊，對所選擇的區塊的選擇閘極信號SGS、SGD供給與動作相應的電壓。
典型的是，儲存胞元具有金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱（well）內；穿隧（tunnel）氧化膜，形成在源極/汲極間的通道（channel）上；浮動閘極（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由介電質膜而形成在浮動閘極上。當在浮動閘極中未蓄積有電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞元為常通（normally on）。當在浮動閘極中蓄積有電荷時，即寫入有資料“0”時，閾值偏移（shift）為正，儲存胞元為常斷（normally off）。
表1是表示在快閃記憶體的各動作時施加的偏壓電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），將位元線側選擇電晶體TD、源極線側選擇電晶體TS導通，將共用源極線SL設為0 V。在編程動作時，對所選擇的字元線施加高電壓的編程電壓Vprog（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對區塊內的被選擇的字元線施加0 V，對P阱施加高電壓（例如20 V），將浮動閘極的電子抽出至基板，從而以區塊為單位來抹除資料。表1
圖5表示頁面緩衝器/讀出電路170的結構例。此處，表示了由偶數位元線與奇數位元線這兩條位元線所共用的1個頁面緩衝器/讀出電路。頁面緩衝器/讀出電路170包含鎖存電路172，該鎖存電路172保持從選擇儲存胞元讀出的資料，或者保持對選擇儲存胞元編程的資料。該鎖存電路172經由傳輸電晶體Q1而連接於讀出電路。讀出電路包含用於對位元線進行預充電的電晶體Q2、用於從讀出電路阻斷位元線的電晶體Q3、Q4。例如，在讀出動作時，電晶體Q2的閘極線BLPRE被驅動為高電位，電晶體Q4的閘極線BLCN被驅動為高電位，隨後，電晶體Q3的閘極線BLCLAMP被驅動為高電位，對偶數位元線或奇數位元線進行預充電。根據選擇儲存胞元的狀態，位元線的電位受到放電，節點（node）SN保持位元線的電位。並且，電晶體Q1的閘極線BLCD被驅動為高電位，鎖存電路172中保持與節點SN的電位相應的“1”或“0”。例如，在編程動作時，由鎖存電路172所保持的資料經由電晶體Q1、Q3、Q4而供給至位元線。
圖6是表示本實施例的位元線選擇電路的結構的圖。位元線選擇電路200既可為頁面緩衝器/讀出電路170的一部分，也可連接在頁面緩衝器/讀出電路170與記憶體陣列110之間。位元線選擇電路200包含與位元線BL0、BL1、…BL7（此處，為了方便而示出有8條位元線）分別串聯連接的多個選擇電晶體。
應留意的是，圖1所示的習知結構中，在連接於偶數位元線（BL0、BL2、BL4、BL6）的選擇電晶體的各閘極上連接有選擇閘極線BLSE，在連接於奇數位元線（BL1、BL3、BL5、BL7）的選擇電晶體的各閘極上連接有選擇閘極線BLSO，但本實施例中，在連接於位元線BL0、BL1、BL4、BL5的選擇電晶體的各閘極上連接有選擇閘極線BLSE，在連接於位元線BL2、BL3、BL6、BL7的選擇電晶體的各閘極上連接有選擇閘極線BLSO。即，本實施例中，多對鄰接的一對位元線構成偶數頁面，多對鄰接的一對位元線構成奇數頁面，偶數頁面的位元線對與奇數頁面的位元線對交替地配置。位元線選擇電路200在選擇偶數頁面時，將選擇閘極線BLSE驅動為高電位，將選擇閘極線BLSO驅動為低電位，在選擇奇數頁面時，將選擇閘極線BLSE驅動為低電位，將選擇閘極線BLSO驅動為高電位。因而，圖6的示例中，當偶數頁面被選擇時，位元線BL0、BL1、BL4、BL5受到選擇，當奇數頁面被選擇時，位元線BL2、BL3、BL6、BL7受到選擇。
進而，位元線選擇電路200將由偶數頁面與奇數頁面所共用的全域位元線GBL0、GBL1、GBL2、GBL3輸出至頁面緩衝器/讀出電路170。圖6的示例中，偶數頁面的位元線為4條，奇數頁面的位元線為4條，因此，全域位元線為4條。4條全域位元線GBL0、GBL1、GBL2、GBL3分別連接於頁面緩衝器/讀出電路170的讀出電路SA及鎖存電路LT0、LT1、LT2、LT3。
此處應留意的是，圖1所示的習知結構中，鄰接的位元線連接於全域位元線（例如，位元線BL0及位元線BL1連接於全域位元線GBL0），但本實施例中，偶數頁面的一對位元線中的1條位元線、和與該一對位元線鄰接的奇數頁面的一對位元線中的1條位元線連接於1條全域位元線。具體而言，偶數頁面的一對位元線中的其中一條位元線BL0與奇數頁面的一對位元線中的其中一條位元線BL3連接於全域位元線GBL0，偶數頁面的一對位元線中的另一條位元線BL1與奇數頁面的一對位元線中的另一條位元線BL2連接於全域位元線GBL1。此種連接關係在偶數頁面的另一對位元線及奇數頁面的另一對位元線中也同樣進行。
將偶數頁面受到選擇時與奇數頁面受到選擇時的位元線與全域位元線的連接關係示於以下的表2中。即，位元線BL0或位元線BL3連接於全域位元線GBL0，位元線BL1或位元線BL2連接於全域位元線GBL1，位元線BL4或位元線BL7連接於全域位元線GBL2，位元線BL5或位元線BL6連接於全域位元線GBL3。 表2
圖7表示位元線選擇電路中的位元線BL1～位元線BL7與全域位元線的連接佈局的一例。如該圖7所示，位元線BL0、BL1、…BL15是與儲存胞元間的間距（pitch）同樣，以最小間隔而配線，因此難以在位元線間形成其他配線。因此，本實施例中，例如利用形成在阱或基板內的擴散區域來進行全域位元線與位元線間的連接。位元線BL0、BL1、…BL7例如包含金屬層M1，在與位元線交叉的方向且較位元線更靠下層，形成例如包含多晶矽（poly silicon）層的選擇閘極線BLSE、BLSO。在選擇閘極線BLSE、BLSO的兩側，分別形成N型擴散區域，該N型擴散區域用於形成偶數頁面選擇用電晶體與奇數頁面選擇用電晶體，所述偶數頁面選擇用電晶體用於選擇偶數頁面，所述奇數頁面選擇用電晶體用於選擇奇數頁面。區域A中，位元線BL0經由接觸部（contact）CT0而連接於其中一個偶數頁面選擇用電晶體的汲極擴散區域，位元線BL3經由接觸部CT3而連接於另一個偶數頁面選擇用電晶體的汲極擴散區域。在2個偶數頁面選擇用電晶體共同的源極擴散區域，經由接觸部P0而連接有全域位元線GBL0。全域位元線GBL0包含較構成位元線的金屬層M1更靠下層的金屬層M0。在其他區域B、C、D中，位元線也同樣經由接觸部CT4、CT7、CT1、CT2、CT5、CT6而連接於電晶體的汲極擴散區域，全域位元線GBL1、GBL2、GBL3經由接觸部P1、P2、P3而連接於共同的源極擴散區域。
接下來，對本實施例的快閃記憶體的編程動作進行說明。本實施例中，為了準確或有效地進行對儲存胞元的電子注入，使用增量步進脈衝編程（Incremental Step Pulse Program，ISPP）方式。該方式中，施加初始的編程脈衝，當通過編程校驗判定為不合格時，施加比初始的編程脈衝僅高出1階電壓的編程脈衝，使編程脈衝的電壓依序增加，直至頁面內的所有儲存胞元的編程被判定為合格為止。
圖8（A）是偶數頁面的編程動作的流程，圖8（B）是奇數頁面的編程動作的流程。控制器150在經由輸入/輸出緩衝器120而收到偶數頁面的編程命令（program command）時，開始偶數頁面的編程序列（program sequence）。字元線選擇電路160基於列位址資訊Ax來選擇記憶體陣列110的區塊，且選擇被選擇的區塊的字元線。另一方面，行選擇電路180基於行位址資訊Ay，將偶數頁面的編程資料載入（load）至頁面緩衝器/讀出電路170。而且，位元線選擇電路200將選擇閘極線BSLE驅動為高電位，將選擇閘極線BLSO驅動為低電位，使偶數頁面選擇用電晶體導通，使奇數頁面選擇用電晶體斷開（OFF），對於所選擇的偶數頁面的位元線，供給與由鎖存電路172所保持的資料相應的電壓。這樣，通過對選擇字元線施加編程脈衝，從而進行偶數頁面的編程（S100）。
接下來，進行偶數頁面的校驗（S102）。若存在不合格的儲存胞元，則進一步施加編程脈衝（S104），對合格的儲存胞元的位元線供給禁止編程的電壓。若偶數頁面的所有儲存胞元均合格，則接下來開始奇數頁面的編程。
控制器150在收到奇數頁面的編程命令時，開始奇數頁面的編程序列。由於字元線與偶數頁面的編程時相同，因此選擇同一字元線。行選擇電路180基於行位址資訊Ay，將奇數頁面的編程資料載入至頁面緩衝器/讀出電路170。位元線選擇電路200將選擇閘極線BSLE驅動為低電位，將選擇閘極線BLSO驅動為高電位，使偶數頁面選擇用電晶體斷開，使奇數頁面選擇用電晶體導通，對於所選擇的奇數頁面的位元線，供給與由鎖存電路172所保持的資料相應的電壓。這樣，通過對選擇字元線施加編程脈衝，從而進行奇數頁面的編程（S110）。
接下來，進行奇數頁面的校驗（S112），若存在不合格的儲存胞元，則進一步施加編程脈衝（S114），對合格的儲存胞元的位元線供給禁止編程的電壓。若奇數頁面的所有儲存胞元均合格，則結束編程。
接下來，對根據本實施例進行編程時的FG耦合進行說明。圖9（A）是對偶數頁面的儲存胞元Ma、Mb、Mc編程資料“0”時的示例，圖9（B）是對奇數頁面的儲存胞元Mx、My編程資料“0”時的示例。
在偶數頁面的編程時，對於鄰接的儲存胞元Ma、Mb，同時施加編程脈衝，當在儲存胞元Ma、Mb之間編程脈衝的次數產生差異時，產生與該脈衝次數差相應的FG耦合。詳細而言，若儲存胞元Ma與儲存胞元Mb的編程脈衝的施加次數相同，則事實上，儲存胞元Ma與儲存胞元Mb之間不會產生FG耦合。另一方面，若儲存胞元Ma容易編程，例如以2次編程脈衝便可校驗合格，而儲存胞元Mb難以編程，例如以5次編程脈衝才可校驗合格，則可能產生與編程脈衝的次數差（3×ΔVpgm：ΔVpgm為編程脈衝的步進電壓）相應的FG耦合。
當進行偶數頁面的編程時，奇數頁面的儲存胞元Mx的閾值因與儲存胞元Mb的FG耦合而稍許上升，儲存胞元My的閾值因與儲存胞元Mc的FG耦合而稍許上升。此處應留意的是，儲存胞元Mx、My分別僅在其中一側鄰接於偶數頁面的儲存胞元，因此FG耦合的影響小。與此相對，圖2（A）、圖2（B）所示的習知結構中，偶數頁面的儲存胞元鄰接於儲存胞元My的兩側，儲存胞元My與2個儲存胞元Ma、Mb形成FG耦合，因此與本實施例相比，因FG耦合造成的閾值上升變大。假設在奇數頁面的編程時，儲存胞元Mx保持資料“1”，則本實施例能夠較習知的結構而抑制資料“1”的閾值分佈幅度的上限變寬。
接下來，如圖9（B）所示，當對奇數頁面的儲存胞元Mx、My編程資料“0”時，儲存胞元Mb的閾值因與儲存胞元Mx的FG耦合而上升，儲存胞元Mc的閾值因與儲存胞元My的FG耦合而上升。此處應留意的是，奇數頁面的儲存胞元Mx僅與偶數頁面的儲存胞元Mb形成FG耦合，儲存胞元My僅與儲存胞元Mc形成FG耦合。因此，儲存胞元Mb的閾值Vth_b為Vth_b+ΔV（ΔV是因與1個儲存胞元的FG耦合而上升的電壓），儲存胞元Mc的閾值Vth_c為Vth_c+ΔV。另一方面，圖2（A）、圖2（B）所示的習知結構中，儲存胞元Mb的閾值Vth_b由於與2個鄰接的奇數頁面的儲存胞元Mx、My形成FG耦合，因此為Vth_b+2ΔV，與本實施例相比，閾值的上升變大。進而，奇數頁面的儲存胞元Mx、My被同時施加編程脈衝，因此儲存胞元Mx、My間的FG耦合僅為編程脈衝的次數之差。
接下來，對本實施例的快閃記憶體的讀出動作進行說明。如本實施例般，將偶數頁面的位元線對與奇數頁面的位元線對交替地配置，結果，在偶數頁面的讀出或奇數頁面的讀出時，鄰接的位元線將被同時讀出。例如，在偶數頁面的讀出時，位元線BL0、BL1鄰接，位元線BL4、BL5鄰接，在奇數頁面的讀出時，位元線BL2、BL3鄰接，位元線BL6、BL7鄰接。在讀出電路為電壓檢測型的情況下，對位元線經放電的電位進行檢測，因此當其中一條位元線的電位不發生變化而另一條位元線放電時，因位元線間的電容耦合，另一條位元線的電位將變得難以放電，從而可能產生無法通過讀出電路來迅速且準確地檢測位元線的電位的事態。
因此，本實施例中，分別以兩階段來進行偶數頁面及奇數頁面的讀出。首先，如圖10（A）所示，當收到偶數頁面的讀出命令時，在偶數頁面的第1次讀出時，進行偶數頁面的一對位元線中的其中一條位元線的讀出，並將另一條位元線連接於地線（ground）（S200）。例如，當進行位元線BL0、BL4的讀出時，位元線BL1、BL5被設為地線電位。由此，位元線BL0、BL4的遮罩讀出成為可能。另外，位元線BL1、BL5例如也可經由圖6中未示出的位元線放電用電晶體而連接於GND，或者，通過將對讀出電路的預充電用電晶體供電的Vdd電源設為0 V而接地至地線。
接下來，進行偶數頁面的第2次讀出（S202），進行一對位元線中的另一條位元線的讀出，並將其中一條位元線連接至地線。即，與第1次時相反地，進行位元線BL1、BL5的讀出，將位元線BL0、BL4設為地線電位。
當偶數頁面的讀出結束時，回應奇數頁面的讀出命令來進行奇數頁面的讀出。如圖10（B）所示，此處也同樣地，在第1次讀出時，進行一對位元線中的其中一條位元線的讀出時，將另一條位元線連接至地線，在第2次讀出時，進行一對位元線中的另一條位元線的讀出，並將其中一條位元線連接至地線，從而進行遮罩讀出（S214、S212）。
另外，在讀出電路為電流檢測型的情況下，由於不對位元線的電位進行檢測，因此遮罩讀出並不是必要的。此時，能夠分別以1次來對偶數頁面及奇數頁面進行讀出。
接下來，將本實施例的位元線選擇電路的變形例示於圖11。該圖11所示的位元線選擇電路200A對連接於全域位元線的位元線的組合進行了變更，除此以外，與圖6的位元線選擇電路200相同。如下述的表3所示，位元線BL0或位元線BL2連接於全域位元線GBL0，位元線BL1或位元線BL3連接於全域位元線GBL1，位元線BL4或BL6連接於全域位元線GBL2，位元線BL5或位元線BL7連接於全域位元線GBL3。 表3
根據本實施例，通過將構成偶數頁面的一對位元線與構成奇數頁面的一對位元線交替地配置，從而能夠抑制因FG耦合造成的影響，作為結果，能夠實現資料“0”、“1”的閾值分佈幅度的窄幅化，提高快閃記憶體的可靠性。
接下來，對本發明的第2實施例進行說明。第2實施例的快閃記憶體能夠在圖1所示的習知的位元線選擇方法（預設（default））與圖6所示的本實施例的位元線選擇方法之間進行切換。圖12是在圖6所示的位元線選擇方法中，位元線選擇電路210對選擇閘極線BLS0、BLS1、BLS2、…BLS7的驅動進行切換，所述選擇閘極線BLS0、BLS1、BLS2、…BLS7用於選擇與位元線BL0、BL1、BL2、…BL7連接的位元線選擇電晶體。
位元線選擇電路210如下述的表4所示，根據預設（圖1的位元線選擇方法）或選項（option）（圖6的位元線選擇方法）的選擇，在偶數頁面選擇時或奇數頁面選擇時切換進行驅動的選擇閘極線。預設或選項的選擇方法例如通過來自外部控制器的命令或者製品出貨時的例如熔斷唯讀記憶體（fuse Read Only Memory）等的編程來實施。
表4
位元線選擇電路210在選擇了預設時，在偶數頁面選擇時啟動選擇閘極線BLS0、BLS2、BLS4、BLS6，在奇數頁面選擇時啟動選擇閘極線BLS1、BLS3、BLS5、BLS7。這是圖1所示的位元線選擇方法，此時，可進行遮罩讀出。
而且，位元線選擇電路210在選擇了選項時，在偶數頁面選擇時啟動選擇閘極線BLS0、BLS1、BLS4、BL5，在奇數頁面選擇時啟動選擇閘極線BLS2、BLS3、BLS6、BL7。這是圖6所示的本實施例的位元線選擇方法。
如此，根據第2實施例，能夠任意選擇預設或選項的位元線選擇方法，例如，在想要如本實施例般避免2次的讀出方法的情況下，可選擇預設，在以抑制鄰接的儲存胞元間的FG耦合為優先的情況下，可選擇選項。
所述實施例中，表示了儲存胞元儲存1位元的資料的示例，但儲存胞元也可儲存多位元的資料。進而，所述實施例中，表示了NAND串形成在基板表面的示例，但NAND串也可立體地形成在基板表面。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內，能夠進行各種變形、變更。
100‧‧‧快閃記憶體 110‧‧‧記憶體陣列 120‧‧‧輸入/輸出緩衝器 130‧‧‧位址暫存器 140‧‧‧快取記憶體 150‧‧‧控制器 160‧‧‧字元線選擇電路 170‧‧‧頁面緩衝器/讀出電路 172、LT0～LT3‧‧‧鎖存電路 180‧‧‧行選擇電路 190‧‧‧內部電壓產生電路 200、210‧‧‧位元線選擇電路 A、B、C、D‧‧‧區域 Ax‧‧‧列位址資訊 Ay‧‧‧行位址資訊 BL0～BL15、GBL‧‧‧位元線 BLCD、BLPRE‧‧‧閘極線 BLCN、/BLCN、BLCLAMP、/BLCLAMP、BLS0～BLS7、BLSE、BLSO、SGD、SGS‧‧‧選擇閘極線 BLK(0)～BLK(m)‧‧‧區塊 C1、C2、C3‧‧‧控制信號 CT0～CT7、P0～P3‧‧‧接觸部 GBL0～GBL3‧‧‧全域位元線 M0、M1‧‧‧金屬層 Ma、Mb、Mc‧‧‧偶數頁面的儲存胞元 MC1～MC64‧‧‧儲存胞元 Mx、My‧‧‧奇數頁面的儲存胞元 NU‧‧‧串單元 Q1‧‧‧傳輸電晶體 Q2、Q3、Q4‧‧‧電晶體 S100～S212‧‧‧步驟 SA‧‧‧讀出電路 SL‧‧‧共用源極線 SN‧‧‧節點 TD‧‧‧位元線側選擇電晶體 TS‧‧‧源極線側選擇電晶體 Vdd‧‧‧電源 Vers‧‧‧抹除電壓 Vpass‧‧‧通過電壓 Vprog‧‧‧編程電壓 Vread‧‧‧讀出電壓 WLi‧‧‧字元線
圖1是對習知的快閃記憶體的位元線選擇方法進行說明的圖。 圖2（A）、圖2（B）是對習知的儲存胞元間的FG耦合的課題進行說明的圖。 圖3是表示本發明的實施例的快閃記憶體的一結構例的框圖。 圖4是表示本發明的實施例的快閃記憶體的NAND串的結構的電路圖。 圖5是表示本實施例的快閃記憶體的頁面緩衝器/讀出電路的一例的圖。 圖6是對本發明的實施例的快閃記憶體的偶數頁面或奇數頁面的選擇方法進行說明的圖。 圖7是表示本實施例的位元線選擇電路中的位元線與全域位元線（global bit line）的連接方法的佈局（layout）圖。 圖8（A）、圖8（B）是對本實施例的快閃記憶體的編程動作進行說明的流程圖，圖8（A）是偶數頁面的編程的流程，圖8（B）是奇數頁面的編程的流程。 圖9（A）、圖9（B）是對根據本實施例進行編程時的儲存胞元間的FG耦合進行說明的圖。 圖10（A）、圖10（B）是對本實施例的快閃記憶體的讀出動作進行說明的流程圖，圖10（A）是偶數頁面的讀出的流程，圖10（B）是奇數頁面的讀出的流程。 圖11是表示本實施例的位元線選擇電路的變形例的圖。 圖12是對本發明的第2實施例的快閃記憶體的位元線選擇方法的切換進行說明的圖。
170‧‧‧頁面緩衝器/讀出電路
172‧‧‧鎖存電路
200‧‧‧位元線選擇電路
BL0~BL7‧‧‧位元線
BLCN、BLCLAMP、BLSE、BLSO‧‧‧選擇閘極線
GBL0~GBL3‧‧‧全域位元線
LT0~LT3‧‧‧鎖存電路
Q3、Q4‧‧‧電晶體
SA‧‧‧讀出電路

Claims (13)

  1. 一種半導體儲存裝置，包括： 記憶體陣列，形成有多個反及串； 列選擇部件，選擇所述記憶體陣列的列；以及 頁面選擇部件，選擇由所述列選擇部件所選擇的列的偶數頁面或奇數頁面， 所述偶數頁面包含多對鄰接的一對位元線，所述奇數頁面包含多對鄰接的一對位元線，所述偶數頁面的位元線對與所述奇數頁面的位元線對交替。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中， 所述頁面選擇部件包括： 偶數頁面選擇用電晶體，選擇所述偶數頁面的位元線對；以及 奇數頁面選擇用電晶體，選擇所述奇數頁面的位元線對。
  3. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 所述半導體儲存裝置還包括由所述偶數頁面及所述奇數頁面所共用的頁面緩衝器及讀出電路。
  4. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 所述偶數頁面的位元線對中的其中一條位元線與所述奇數頁面的位元線對中的其中一條位元線共同連接於第1全域位元線，所述偶數頁面的位元線對中的另一條位元線與所述奇數頁面的位元線對中的另一條位元線共同連接於第2全域位元線。
  5. 如申請專利範圍第4項所述的半導體儲存裝置，其中， 所述偶數頁面的所述其中一條位元線連接於所述偶數頁面選擇用電晶體的第1擴散區域，所述奇數頁面的所述其中一條位元線連接於所述奇數頁面選擇用電晶體的第1擴散區域，所述偶數頁面選擇用電晶體與所述奇數頁面選擇用電晶體共同的第2擴散區域連接於所述第1全域位元線。
  6. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 所述半導體儲存裝置還包括對讀出動作或編程動作進行控制的控制部件， 所述控制部件控制所述頁面選擇部件，當進行所述偶數頁面的讀出時，進行所述偶數頁面的位元線對中的其中一條位元線的儲存胞元的讀出，在此期間，將所述偶數頁面的位元線對中的另一條位元線設定為地線電位，接下來，進行所述偶數頁面的位元線對中的所述另一條位元線的儲存胞元的讀出，在此期間，將所述偶數頁面的位元線對中的所述其中一條位元線設定為地線電位，當進行所述奇數頁面的讀出時，進行所述奇數頁面的位元線對中的其中一條位元線的儲存胞元的讀出，在此期間，將所述奇數頁面的位元線對中的另一條位元線設定為地線電位，接下來，進行所述奇數頁面的位元線對中的所述另一條位元線的儲存胞元的讀出，在此期間，將所述奇數頁面的位元線對中的所述其中一條位元線設定為地線電位。
  7. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 所述半導體儲存裝置還包括用於對所述頁面選擇部件的選擇進行切換的切換部件， 當所述頁面選擇部件的選擇受到切換時，所述偶數頁面包含偶數位元線，所述奇數頁面包含奇數位元線，所述偶數位元線與所述奇數位元線交替。
  8. 如申請專利範圍第7項所述的半導體儲存裝置，其中， 所述切換部件能夠通過從外部輸入的命令進行控制。
  9. 一種半導體儲存裝置的動作方法，所述半導體儲存裝置具有形成有反及串的記憶體陣列，所述動作方法的特徵在於包括： 選擇所述記憶體陣列的列的步驟；以及 頁面選擇步驟，對所選擇的列的偶數頁面或奇數頁面進行選擇， 所述偶數頁面包含多對鄰接的一對位元線，所述奇數頁面包含多對鄰接的一對位元線，所述偶數頁面的位元線對與所述奇數頁面的位元線對交替。
  10. 如申請專利範圍第9項所述的動作方法，其中， 所述動作方法還包括下述步驟：當所述偶數頁面受到選擇時，將所述偶數頁面連接於頁面緩衝器及讀出電路，當所述奇數頁面受到選擇時，將所述奇數頁面連接於與所述偶數頁面共用的所述頁面緩衝器及所述讀出電路。
  11. 如申請專利範圍第9項或第10項所述的動作方法，其中， 所述動作方法還包括對所選擇的列的儲存胞元進行編程的步驟， 所述編程的步驟是對通過所述頁面選擇步驟而選擇的所述偶數頁面的儲存胞元進行編程，接下來，對通過所述頁面選擇步驟而選擇的所述奇數頁面的儲存胞元進行編程。
  12. 如申請專利範圍第9項或第10項所述的動作方法，其中， 所述動作方法還包括對所選擇的列的儲存胞元進行讀出的步驟， 所述讀出的步驟是在進行所述偶數頁面的讀出時，進行所述偶數頁面的位元線對中的其中一條位元線的儲存胞元的讀出，在此期間，將所述偶數頁面的位元線對中的另一條位元線設定為地線電位，接下來，進行所述偶數頁面的位元線對中的所述另一條位元線的儲存胞元的讀出，在此期間，將所述偶數頁面的位元線對中的所述其中一條位元線設定為地線電位，在進行所述奇數頁面的讀出時，進行所述奇數頁面的位元線對中的其中一條位元線的儲存胞元的讀出，在此期間，將所述奇數頁面的位元線對中的另一條位元線設定為地線電位，接下來，進行所述奇數頁面的位元線對中的所述另一條位元線的儲存胞元的讀出，在此期間，將所述奇數頁面的位元線對中的所述其中一條位元線設定為地線電位。
  13. 如申請專利範圍第9項或第10項所述的動作方法，其中， 所述動作方法還包括用於對所述頁面選擇步驟的選擇進行切換的步驟， 當所述頁面選擇步驟的選擇受到切換時，所述偶數頁面包含偶數位元線，所述奇數頁面包含奇數位元線，所述偶數位元線與所述奇數位元線交替。
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