ITMI20011812A1 - Metodo di lettura e di ripristino di dati contenuti in una cella di memoria ferroelettrica - Google Patents

Description

Domanda di brevetto per invenzione industriale dal titolo:

"Metodo di lettura e di ripristino di dati contenuti in una cella di memoria ferroelettrica"

Campo di applicazione

La presente invenzione fa riferimento ad un metodo di lettura e di ripristino di dati contenuti in una cella di memoria ferroelettrica.

Più in particolare, l'invenzione fa riferimento ad un metodo di lettura e di ripristino di dati contenuti in una cella di memoria ferroelettrica comprendente:

la serie di un primo transistore connesso ad un primo condensatore ferroelettrico inserita tra una prima linea di bit e una linea ausiliaria,

la serie di un secondo transistore connesso ad un secondo condensatore ferroelettrico inserita tra una seconda linea di bit e la linea ausiliaria,

detti primo e secondo transistore avendo rispettivi terminali di controllo connessi ad una stessa linea di parola, il metodo di lettura comprendendo le seguenti fasi di:

precarica di detto primo e secondo condensatore; applicazione di un impulso di lettura a detta cella in modo da cambiare stato a detto primo condensatore;

lettura di detta cella mediante mezzi di rilevazione; ripristino di uno stato iniziale in detto primo condensatore.

L'invenzione fa altresì riferimento ad un sistema di lettura per celle di memoria ferroelettrica comprendenti almeno un transistore di selezione.

Inoltre, l'invenzione fa riferimento ad un metodo di scrittura di dati in una cella di memoria ferroelettrica, nonché ad un corrispondente sistema di scrittura.

L'invenzione riguarda in particolare, ma non esclusivamente, l'utilizzo con celle di memoria non volatile ferroelettrica e la descrizione che segue è fatta con riferimento a questo campo di applicazione con il solo scopo di semplificarne l'esposizione.

Arte nota

Come è ben noto, i dispositivi elettronici di memoria non volatile ferroelettrici integrati su semiconduttore comprendono una pluralità di celle di memoria non volatili ferroelettriche organizzate a matrice, in righe (linee di parole o word lines) e colonne (linee di bit o bit lines).

Ogni singola cella di memoria non volatile ferroelettrica comprende un transistore di selezione MOS ed un condensatore ferroelettrico. Tale condensatore può essere connesso in serie o in parallelo al transistore di selezione. L’ossido del condensatore è uno strato ferroelettrico che può mantenere una polarizzazione utilizzata eventualmente per memorizzare informazioni.

Infatti, quando un forte campo elettrico è applicato al condensatore, la polarizzazione dello strato ferroelettrico è nella direzione del campo elettrico applicato, e rimane tale anche quando questo è rimosso. Analogamente quando il campo elettrico è applicato in direzione opposta, la polarizzazione dello strato ferroelettrico risulta in tale direzione opposta.

L’andamento della carica immagazzinata nel condensatore al variare della tensione ai suoi capi, vale a dire del campo elettrico applicato risulta quindi ad isteresi , come schematicamente illustrato in figura 1.

E’ noto definire per un materiale ferroelettrico un primo ed un secondo stato di polarizzazione, indicati con UP e DOWN in figura 1. E’ possibile inoltre associare a tale primo stato di polarizzazione basso DOWN un primo valore logico “0”, e a tale secondo stato di polarizzazione alto UP un secondo valore logico “1”, tale convenzione essendo ovviamente solo una delle due possibili. In tal modo si ottiene quindi una cella di memoria non volatile.

Sono attualmente note due grandi famiglie di memorie non volatili ferroelettriche FeRAM, distinte in base al numero di celle usate per memorizzare un singolo bit.

Una prima famiglia, denominata 1T1C, presenta celle di memoria comprendenti un transistore di selezione connesso in serie con un condensatore ferroelettrico.

La famiglia 1T1C utilizza l'unica cella per memorizzare un bit di informazione. Pur vantaggiosa sotto molti aspetti, la famiglia 1T1C permette di ottenere solamente segnali di rilevazione con ampiezza limitata.

Per ottenere un segnale di rilevazione di elevata ampiezza, si utilizza invece una seconda famiglia di celle di memoria non volatile denominata 2T2C di tipo auto riferita. Una cella 1 di tipo 2T2C, illustrata schematicamente in figura 2, comprende essenzialmente due celle di memoria di tipo 1T1C. In particolare una prima cella la di tipo 1T1C comprende un primo transistore 2 di selezione connesso in serie con un condensatore 3 ferroelettrico.

La serie del transistore 2 e del condensatore 3 viene inserita tra una prima linea di bit BLT ed una linea ausiliaria denominata PLATE, comune ad un predeterminato numero di celle. Il terminale di controllo del transistore 2 di selezione viene invece connesso ad una linea di parola WL.

Indicheremo con il termine di elettrodo inferiore BET il terminale di interconnessione tra transistore 2 e condensatore 3 ferroelettrico.

La cella di memoria 1 comprende inoltre una seconda cella lb di tipo 1T1C a sua volta comprendente un secondo transistore 4 di selezione connesso in serie ad un condensatore ferroelettrico 5. Tale serie è inserita tra una seconda linea di bit BLC e detta linea ausiliaria di PLATE. Il terminale di controllo del transistore 4 di selezione della seconda cella lb viene quindi connesso alla stessa linea di parola WL che pilota il transistore 2 di selezione della prima cella la.

Anche il terminale di interconnessione tra transistore 4 e condensatore 5 ferroelettrico verrà nel seguito indicato come elettrodo inferiore BEC.

E’ opportuno notare che in ogni momento, tranne che durante le operazione di lettura/ scrittura della cella 1, le polarizzazioni dei due condensatori 3, 5 sono in direzioni opposte.

Stabilendo una opportuna convenzione è quindi possibile memorizzare uno 0 o un 1 logico nella cella 1 di tipo 2T2C sopra descritta.

Viene ora illustrato un metodo noto di lettura di una cella di tipo 2T2C, in particolare con l’ausilio di diagrammi che mostrano l’andamento temporale dei segnali applicati alla cella stessa e delle condizioni di polarizzazione dei due condensatori 3, 5 al variare di tali segnali come illustrato nelle figure da 3 A a 3C.

Per comodità di esposizione, supponiamo inizialmente che il condensatore 3 connesso alla linea di bit BLT sia in uno stato basso (DOWN), mentre il condensatore 5 connesso alla linea di bit BLC sia in uno stato alto (UP).

Il metodo di lettura noto prevede le seguenti fasi:

fase 1 di precarica

Durante questa prima fase le linee di bit BLC, BLT e la linea ausiliaria di PLATE vengono connesse ad un riferimento di tensione basso.

fase 2 di impulso di lettura

Per applicare un impulso di lettura alla cella 1 di memoria, la linea ausiliaria PLATE è portata alla tensione di alimentazione VDD, applicando quindi un campo elettrico ai capi dei condensatori 3, 5.

La polarizzazione del condensatore 3 cambia, producendo una predeterminata tensione V(BLT) sulla linea di bit BLT dovuta ad una quantità di carica Qsw che si accumula sul condensatore stesso, come schematicamente illustrato in figura 3B. La polarizzazione sul condensare 5 non cambia e sulla linea di bit BLC viene prodotta una tensione V(BLC) dovuta alla quantità di carica Qln, inferiore alla tensione V(BLT) presente sulla linea di bit BLT, come schematicamente illustrato in figura 3C.

fase 3 di lettura

Per effettuare tale fase di lettura vera e propria della cella 1 di memoria, è noto utilizzare un amplificatore di rilevazione (sense amplifier) 7 di tipo noto e comprendente due invertitori 8, 9 in configurazione latch inseriti tra un primo riferimento di tensione VDD, ad esempio la tensione di alimentazione, e un secondo riferimento di tensione GND, ad esempio la tensione di massa, mediante rispettivi transistori MI, M2 MOS di abilitazione di tipo P e di tipo N, come schematicamente illustrato in figura 4. L'invertitore 8 comprende a sua volta una serie di transistori MOS di tipo P 8a ed N 8b i cui terminali di controllo sono collegati tra loro e al nodo OUT comune di uscita di corrispondenti transistori 9a e 9b dell'invertitore opposto 9.

Durante la fase di lettura della cella di memoria 1 il sense amplifier 7 viene acceso tramite un segnale SAP a livello basso applicato al terminale di controllo del transistore MOS MI di abilitazione e tramite un segnale SAN a livello alto applicato al terminale di controllo del transistore MOS M2 di abilitazione. Questa condizione provoca un innalzamento del livello di tensione V(BLT) sulla linea di bit BLT e un abbassamento del livello di tensione V(BLC) sulla linea di bit BLC in modo da consentire la lettura dei dati nella cella 1 da parte del sense amplifier 7.

fase 4 di ripristino

Tale fase provvede a ripristinare (restore) lo stato iniziale nel condensatore 3. Per fare ciò, alla linea di bit BLT viene applicata la tensione di alimentazione VDD, mente la linea ausiliaria PLATE è resettata.

E' opportuno notare che il condensatore 5 è già nello stato iniziale e le linee di bit BLC e ausiliaria PLATE sono entrambe resettate, come schematicamente illustrato nelle figure 3B e 3C.

Inoltre è opportuno evidenziare il fatto che il dato contenuto nella cella 1 di memoria è presente sulle bit line in forma digitale, potendo assumere valori corrispondenti a 0 e VDD, e può essere trasferito in uscita in qualsiasi istante delle fasi 3 o 4.

fase 5 di reset

In quest'ultima fase tutto il circuito viene resettato.

In definitiva per leggere i dati della cella 1 di memoria di tipo 2T2C viene generato un campo elettrico portando in alto il valore di tensione sulla linea ausiliaria PLATE. Come risultato, entrambi le celle la ed lb sono portate nello stesso stato e la cella la che cambia stato (denominata quindi cella di commutazione) deve essere riportata nella sua condizione iniziale, applicando un campo elettrico opposto.

Per fare questo, il segnale sulla linea ausiliaria PLATE è abbassato, mentre la tensione sulla linea di bit BLT è tenuta alta e pari al riferimento di tensione di alimentazione VDD dal sense amplifier 7.

Pur vantaggioso sotto vari aspetti, il metodo di lettura descritto presenta vari inconvenienti. In particolare, per applicare al nodo BET comune tra il transistore 2 ed condensatore 3 il valore reale della tensione VDD a partire dalla linea di bit BLT, il terminale di controllo del transistore 2 di selezione, connesso alla linea di parola WL, deve essere pilotato con una tensione maggiore (Bootstrap), indicata come VBOOT, che è pari alla tensione di alimentazione VDD maggiorata della tensione di soglia Vtn di un transistore a canale N.

Risulta inoltre necessario pilotare la linea di parola WL con una tensione relativamente alta per ripristinare nella cella 1 la condizione iniziale, come mostrato nel diagramma temporale delle figure da 3A a 3C.

In pratica accade spesso che la tensione di funzionamento Vsat_ferro del condensatore ferroelettrico sia uguale alla tensione di alimentazione VDD, che è anche al massima tensione Vmaxlv di funzionamento di transistori LV a bassa tensione utilizzati per realizzare queste celle di memoria. Risulta in particolare:

Vsat_ferro = VDD = Vmaxlv

Durante la fase 4 di ripristino dello stato iniziale della cella la di commutazione, la tensione V(BLT) sulla linea di bit BLT risulta pari alla tensione di alimentazione VDD, e conseguentemente la tensione sul condensatore 3 risulta pari a:

Durante tale fase 4 di ripristino la seconda cella lb non deve invece essere riportata nello stato iniziale e la tensione sulla linea di bit BLC risulta pari a zero. La tensione sul condensatore 5 è quindi pari a:

VBOOT > Vmaxlv,

sia durante la fase 3 di lettura sia durante la fase 4 di ripristino.

E' opportuno notare che le considerazioni fatte si applicano anche all'operazione di scrittura di un byte su una linea ausiliaria PLATE comprendente L bytes.

In particolare, un metodo di scrittura di tipo noto presenta una iniziale operazione di lettura degli L bytes, comprendente le fasi 1 di precarica, 2 di impulso di lettura e 3 di lettura vera e propria sopra descritte in relazione al metodo di lettura, seguita da una:

fase 3b di scrittura

Tale fase di scrittura vera e propria del dato nella cella 1 di memoria viene effettuata pilotando opportunamente le bit lines BLT e BLC corrispondenti al byte da scrivere in maniera da memorizzare il nuovo valore di tale byte.

Il metodo di scrittura noto prosegue quindi con le fasi 4 di reset e 5 di ripristino già descritte per il metodo di lettura noto.

In base alle considerazioni procedenti, risulta evidente che i dispositivi noti devono utilizzare, per realizzare i transistori di selezione 3, 5, transistori MOS in grado di sopportare elevate tensioni ed impedire il break down dell’ossido che ne degraderebbe le prestazioni.

Tali transistori sono normalmente realizzati con uno strato di ossido in grado di sopportare alte tensioni, ma necessitano di una tecnologia molto complessa e costosa.

Sebbene descritto in relazione ad una cella di memoria di tipo 2T2C, il ciclo di lettura/ ripristino, così come il ciclo di scrittura sopra indicati risultano sostanzialmente gli stessi anche nel caso di una cella di memoria di tipo 1T1C, la tensione di lettura essendo in questo caso confrontata con una tensione di riferimento.

Il problema tecnico che sta alla base della presente invenzione è quello di escogitare un metodo di lettura/ scrittura di celle di memoria ferroelettriche di tipo standard, avente caratteristiche tali da consentire di limitare le tensioni applicate ai transistori superando gli inconvenienti che tuttora limitano i metodi e di conseguenza i dispositivi realizzati secondo l'arte nota.

Sommario dell'invenzione

L'idea di soluzione che sta alla base della presente invenzione è quella di prevedere un ciclo di lettura/ ripristino di una cella di memoria ferroelettrica che limiti la caduta di tensione applicata ai capi dei transistori di selezione della cella, in particolare ad un valore massimo corrispondente al riferimento di tensione di alimentazione della cella stessa.

Sulla base di tale idea di soluzione il problema tecnico è risolto da un metodo di lettura del tipo precedentemente indicato e definito dalla parte caratterizzante della rivendicazione 1.

Il problema è altresì risolto da un metodo di scrittura del tipo precedentemente indicato e definito dalla parte caratterizzante della rivendicazione 7.

Le caratteristiche ed i vantaggi dei metodi secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di loro esempi di realizzazione dati a titolo indicativo e non limitativo con riferimento ai disegni allegati.

Breve descrizione dei disegni

In tali disegni:

la figura 1 mostra gli stati di polarizzazione di condensatore ferroelettrico al variare della tensione applicata al condensatore;

la figura 2 mostra una cella di memoria ferroelettrica di tipo 2T2C di tipo noto;

la figura 3A mostra l’andamento temporale dei segnali elettrici applicati secondo l’arte nota alla cella di memoria ferroelettrica 2T2C;

la figura 3B mostra gli stati di polarizzazione di un primo condensatore ferroelettrico della cella ferroelettrica;

la figura 3C mostra gli stati di polarizzazione di un secondo condensatore ferroelettrico della cella ferroelettrica;

- la figura 4 mostra un sense amplifier di tipo noto;

la figura 5 A mostra l’andamento temporale dei segnali elettrici applicati nelle diverse fasi del metodo secondo l'invenzione alla cella di memoria ferroelettrica 2T2C;

la figura 5B mostra gli stati di polarizzazione di un primo condensatore ferroelettrico della cella ferroelettrica corrispondenti alle diverse fasi del metodo secondo l'invenzione;

la figura 5C mostra gli stati di polarizzazione di un secondo condensatore ferroelettrico della cella ferroelettrica corrispondenti alle diverse fasi del metodo secondo l'invenzione;

la figura 6A mostra in maggior dettaglio un particolare della cella ferroelettrica corrispondente ad una fase del metodo secondo l'invenzione;

la figura 6B mostra l'andamento di segnali interni al particolare di figura 6A.

la figura 7 mostra schematicamente un sistema di lettura atto ad implementare il metodo secondo l'invenzione.

Descrizione dettagliata

Con riferimento a tali figure, ed in particolare alle figure da 5A a 5C, viene descritto un metodo di lettura di dati contenuti in una cella 1 di memoria ferroelettrica. A titolo di esempio illustrativo ed in alcun modo limitativo dell'invenzione si farà nel seguito riferimento ad una cella di memoria di tipo 2T2C come già descritta in relazione airarte nota e si utilizzeranno gli stessi riferimenti numerali per indicare elementi simili.

Analogamente al metodo di lettura descritto in relazione all’arte nota, si considera come condizione iniziale che il condensatore 3 della cella la connesso alla linea di bit BLT si trova in uno stato basso, mentre il condensatore 5 della cella lb connesso alla linea di bit BLC si trova in uno stato alto.

II metodo di lettura secondo l’invenzione comprende le seguenti fasi:

fase 1 di precarica

Le linee di bit BLC e BLT e la linea ausiliaria PLATE sono portate in uno strato basso.

fase 2 di impulso di lettura

Viene applicato alla cella 1 l’impulso di lettura, portando la linea ausiliaria PLATE alla tensione di alimentazione VDD e generando così un campo elettrico ai capi dei condensatori 3, 5. Come visto in relazione all'arte nota, la polarizzazione del condensatore 3 cambia, producendo una predeterminata tensione V(BLT) sulla linea di bit BLT dovuta alla quantità di carica Qsw immagazzinata nel condensatore 3. Al contrario, la polarizzazione sul condensare 5 non cambia e sulla linea di bit BLC viene prodotta una tensione dovuta alla carica Qln immagazzinata nel condensatore 5, inferiore alla tensione V(BLT) presente sulla linea di bit BLT.

fase 3 di lettura

Per effettuare la lettura della cella 1 di memoria si utilizza un amplificatore di rilevazione (sense amplifìer) 7 di tipo noto, come quello schematicamente illustrato in figura 4 e comprendente due invertitori 8, 9 in configurazione latch, in parallelo tra loro ed inseriti tra un riferimento di tensione VDD e un riferimento di potenziale GND mediante rispettivi transistori MOS di tipo P ed N, rispettivamente MI ed M2.

Durante la fase 2 di lettura il sense amplifier 7 viene acceso portando basso il segnale SAP sul transistore MI connesso al riferimento di tensione di alimentazione VDD, mentre il segnale SAN sul transistore M2 connesso al riferimento di massa GND è portato alto. Questa condizione provoca un innalzamento della tensione sulla linea di bit BLT e un abbassamento della tensione sulla linea di bit BLC in modo da consentire la lettura dei dati contenuti nella cella di memoria 1. In questo istante, il dato da leggere è presente in forma digitale (0-VDD) sulle linee di bit BLT e BLC e deve essere memorizzato in un opportuno registro per liberare la linea di bit BLC in vista della successiva fase. Il dato letto e memorizzato nel registro può quindi essere trasferito in uscita già alla fine della fase 3 di lettura.

Vantaggiosamente, secondo l’invenzione il metodo di lettura comprende inoltre:

fase 4 di ripristino parziale

Durante tale fase 4 la linea di bit BLC è portata alla tensione di alimentazione VDD e risulta quindi

In questa fase 4, inoltre, la linea di parola WL delle celle è portata alla tensione VBOOT e la linea ausiliaria PLATE è messa a massa GND.

Risulta quindi che entrambe le linee di bit BLT e BLC sono alla tensione di alimentazione VDD e la massima tensione sui transistori 2, 4 è vantaggiosamente pari a:

In questa fase 4 di ripristino parziale, nel condensatore 3 è ripristinata la condizione iniziale, ma il condensatore 5 non è più nel suo stato iniziale.

fase 5 di ulteriore ripristino

In questa fase si provvede a scaricare la linea di parola WL fino alla tensione di alimentazione VDD. La linea di bit BLC è messa a massa e la linea ausiliaria PLATE è innalzata alla tensione di alimentazione VDD: in questo modo anche nel condensatore 5 è ripristinato lo stato iniziale.

In questa fase 5 il transistore di selezione 2 è spento in quanto la tensione di gate è uguale alla tensione dei terminali di conduzione, ed è in particolare pari alla tensione di alimentazione. Come conseguenza, il nodo BET del condensatore 3 è flottante. La sua tensione è uguale alla tensione di alimentazione VDD più la partizione dell'impulso di lettura sulla linea ausiliaria di PLATE tra il condensatore 3 ferroelettrico (e.g.

20 fF) e la capacità parassita del transistore 2 di selezione (e.g. 1 fF), come schematicamente illustrato in Figura 6A. Considerando i suddetti valori, la caduta di tensione sul condensatore 3 ferroelettrico è sempre pari alla tensione di alimentazione VDD, così l’impulso sulla linea ausiliaria di PLATE non ha più effetto rispetto alla fase di scarica dei metodi secondo arte nota, come schematicamente illustrato in Figura 6B.

II metodo secondo l'invenzione comprende infine le seguenti fasi:

fase 6 di reset della linea ausiliaria PLATE e della linea di bit BLT

La linea ausiliaria PLATE e la linea di bit BLT sono poste ad un livello di massa.

fase 7 di reset della linea di parola WL

La linea di parola WL è posta anch'essa ad un livello di massa. Il ciclo di fasi appena descritto permette di leggere e ripristinare lo stato iniziale di una cella 2T2C applicando la tensione di alimentazione VDD al condensatore ferroelettrico, ma con caduta di tensione massima pari a VDD sul transistore di selezione.

Il metodo di lettura secondo l'invenzione è stato descritto per un ciclo di accesso 2T2C, ma si può facilmente comprendere che può essere applicato a celle di memoria 1T1C.

In questo caso, i condensatori 3, 5 sono utilizzati per memorizzare un bit ciascuno. Il circuito di rilevazione risulta inoltre differente poiché lavora comparando la tensione della linea di bit con una tensione di riferimento.

Riassumendo, il metodo di lettura secondo l’invenzione prevede le seguenti fasi:

precaricare i condensatori della cella;

applicare un impulso di lettura alla cella per cambiare stato ad uno dei condensatori;

effettuare la lettura vera e propria della cella;

- ripristinando lo stato iniziale nel primo condensatore, facendo cambiare stato ad entrambi i condensatori in modo che la tensione ai capi dei transistori di selezione non superi la tensione

ripristinare lo stato iniziale nel secondo condensatore. Vantaggiosamente utilizzando il metodo di lettura secondo l'invenzione è possibile implementare celle di memorie ferroelettriche che comprendono solo transistori a basse tensioni. In questo modo è possibile facilmente integrare queste celle di memoria in processi a bassa tensione, superando i limiti tecnologici e di costo che tuttora affliggono i dispositivi noti.

Per implementare il metodo di lettura secondo l'invenzione è possibile utilizzare un sistema di lettura, schematicamente illustrato in Figura 7 e complessivamente indicato come 10.

Il sistema 10 di lettura comprende una matrice 1 1 di memoria composta da M linee di N bytes, organizzati in L bytes per linea ausiliarie PLATE. L'utilizzo delle linee ausiliarie PLATE permette di ridurre i consumi ed il numero di cicli di programmazione/ cancellazione a cui le celle di memoria vengono sottoposte. In particolare, è noto spezzare la linea ausiliaria PLATE lungo la word line della matrice 11 di memoria introducendo una ulteriore decodifica.

Il numero PO di linee ausiliarie PLATE per riga risulta in tal modo dato da:

essendo N il numero di bytes per riga ed L il numero di bytes per linea ausiliaria PLATE.

E' comunque possibile avere anche soltanto una linea ausiliaria PLATE ed N=L.

Il sistema 10 di lettura comprende inoltre un decodificatore 12 di riga in grado di applicare alle linee di parola valori di tensione pari al valore della tensione di alimentazione VDD e ad una tensione boostrappata Vboost generata da un generatore 13 di boost, connesso al decodificatore 12 di riga. E' altresì possibile utilizzare un generatore 13 di boost integrato al decodificatore 12 di riga in modo tale da ottimizzare le prestazioni dell'insieme nonché l'occupazione d'area.

Collegati alla matrice 11 di memoria si trovano anche NSA amplificatori di sense e dispositivi di scrittura (multiplexer), essendo NSA=8*N, indicati in figura complessivamente come 14. Gli amplificatori 14 sono pilotati tramite una opportuna logica 15 di controllo, collegata anche al decodificatore 12 di riga e ricevente in ingresso opportuni segnali di controllo. ;Vantaggiosamente secondo l'invenzione, tale logica 15 di controllo gestisce tutte le operazioni del sistema 10 di lettura. ;Un bus interno DATA_INT di dati collega una pluralità di buffer 16 d'ingresso/uscita (IO) con gli amplificatori 14 ed i loro multiplexer, tramite un registro 17 di dati. ;Vantaggiosamente secóndo l'invenzione, tale registro 17 di dati permette di memorizzare i dati letti durante la fase 3 di lettura per riutilizzarli durante la fase 5 di ulteriore ripristino. ;Un bus esterno DATAIO di dati provvede quindi a trasmettere all'esterno i dati ottenuti mediante gli amplificatori 14. ;E' opportuno notare che le dimensioni del bus interno DATAJNT di dati e del bus esterno DATAIO di dati risultano identiche nei sistemi di lettura realizzati secondo l'arte nota, dal momento che l'operazione di ripristino non interessa il bus interno DATA_INT di dati. Utilizzando il metodo di lettura e ripristino dati secondo l'invenzione, al contrario, il bus interno DATAJNT è coinvolto nelle operazioni di lettura e ripristino e la sua dimensione viene scelta preferibilmente pari a P1=8*L. Tale valore PI è anche il numero di bit da memorizzare nel registro 17. Inoltre, la dimensione del bus esterno DATAIO deve essere inferiore alla dimensione PI del bus interno DATA_INT.

In conclusione, è possibile riassumere il funzionamento del sistema 10 di lettura utilizzante il metodo di lettura secondo l'invenzione nella seguente sequenza di passi:

lettura di L bytes tramite gli amplificatori 14 (sense amplifiers);

copia dei bytes letti nel registro 17 di dati tramite i multiplexer degli amplificatori 14;

in parallelo alla procedura di ripristino, trasferimento in uscita del byte indirizzato dal registro 17 di L bytes tramite un ulteriore multiplexer (non mostrato in quanto convenzionale, preferibilmente integrato nel registro stesso).

Utilizzando il ciclo di lettura/ ripristino della cella di memoria che limita la caduta di tensione applicata ai capi dei transistori di selezione della cella stessa come descritto in relazione al metodo di lettura secondo l'invenzione, si ottiene anche un metodo di scrittura di una cella di memoria ferroelettrica che presenta gli stessi vantaggi.

In particolare, il metodo di scrittura secondo l'invenzione presenta una iniziale operazione di lettura degli L bytes sulla linea ausiliaria PLATE, comprendente le fasi 1 di precarica, 2 di impulso di lettura e 3 di lettura vera e propria sopra descritte in relazione al metodo di lettura. L'operazione di lettura degli L bytes comprende anche la loro memorizzazione nel registro 17 di dati.

Il metodo di scrittura secondo l’invenzione comprende inoltre una fase 4 di ripristino parziale seguita da una:

fase 4b di scrittura

Durante tale fase, il dato del byte da scrivere, preventivamente inserito nel registro 17, viene scritto nella cella 1 di memoria pilotando le linee di bit BLC e BLT.

Il metodo di scrittura prosegue quindi con le fasi 5 di ulteriore ripristino, 6 di reset della linea ausiliaria PLATE e della linea di bit BLT e 7 di reset della linea di parola WL già descritte per il metodo di lettura.

Per implementare il metodo di scrittura secondo l'invenzione è possibile utilizzare un sistema di scrittura analogo al sistema 10 schematicamente illustrato in Figura 7, nel quale il registro 17 provvede a contenere il dato da scrivere.

Claims (12)

1. RIVENDICAZIONI 1. Metodo di lettura e di ripristino di dati contenuti in una cella di memoria ferroelettrica comprendente: un primo transistore (2) ed un primo condensatore ferroelettrico (3) inseriti, in serie tra loro, tra una prima linea di bit (BLC) e una linea ausiliaria (PLATE), un secondo transistore (4) ed un secondo condensatore ferroelettrico (5) inseriti, in serie tra loro, tra una seconda linea di bit (BLT) e la linea ausiliaria (PLATE), detti primo e secondo transistore (2, 4) avendo rispettivi terminali di controllo connessi ad una stessa linea di parola (WL), il metodo di lettura comprendendo le seguenti fasi di: precarica di detto primo e secondo condensatore (3, 5); applicazione di un impulso di lettura a detta cella (1) in modo da cambiare stato a detto primo condensatore (3); lettura di detta cella (1) mediante mezzi di rilevazione (7); ripristino di uno stato iniziale in detto primo condensatore (3), il metodo di lettura essendo caratterizzato dal fatto di comprendere inoltre le fasi di: cambiamento di stato di detto secondo condensatore (5) durante detta fase di ripristino di detto primo condensatore (3) e ulteriore ripristino di uno stato iniziale in detto secondo condensatore (5) in modo tale che le tensioni applicate a detti transistori (2, 4) durante una qualunque di dette fasi risulta inferiore ad un riferimento di tensione (VDD) di detta cella (1).
2. 2. Metodo di lettura secondo la rivendicazione 1, caratterizzato dal fatto che durante detta fase di applicazione di detto impulso di lettura e durante detta fase di ripristino di detto secondo condensatore (5), detta linea di parola (WL) e detta linea ausiliaria (PLATE) sono portate a detto primo riferimento di tensione (VDD).
3. 3. Metodo di lettura secondo la rivendicazione 1, caratterizzato dal fatto che durante detta fase di cambiamento di stato di detto secondo condensatore (5) detta linea ausiliaria (PLATE) è portata ad un secondo riferimento di tensione (GND), mentre detta linea di parola (WL) è portata ad un terzo riferimento di tensione (VBOOT) maggiore di detto primo riferimento di tensione (VDD).
4. 4. Metodo di lettura secondo la rivendicazione 1, caratterizzato dal fatto che durante detta fase di ripristino di detti condensatori (3, 5) viene applicato un medesimo segnale a detta prima linea di bit (BLC) e a detta seconda linea di bit (BLT) e detta linea ausiliaria (PLATE) viene resettata.
5. 5. Sistema di lettura per celle di memoria ferroelettrica (1) comprendenti almeno un transistore di selezione (2, 4) caratterizzato dal fatto di comprendere mezzi per realizzare il metodo di lettura secondo una qualsiasi delle rivendicazioni precedenti e dal fatto che detto almeno un transistore di selezione (2, 4) è un transistore a bassa tensione.
6. 6. Sistema di lettura secondo la rivendicazione 5, caratterizzato dal fatto di comprendere mezzi di memorizzazione dei dati letti durante detta fase di lettura per riutilizzarli in successive fasi di ripristino parziale ed ulteriore ripristino di condizioni iniziali per detti condensatori (3, 5).
7. 7. Metodo di scrittura di dati in una cella di memoria ferroelettrica comprendente: un primo transistore (2) ed un primo condensatore ferroelettrico (3) inseriti, in serie tra loro, tra una prima linea di bit (BLC) e una linea ausiliaria (PLATE), un secondo transistore (4) ed un secondo condensatore ferroelettrico (5) inseriti, in serie tra loro, tra una seconda linea di bit (BLT) e la linea ausiliaria (PLATE), detti primo e secondo transistore (2, 4) avendo rispettivi terminali di controllo connessi ad una stessa linea di parola (WL), il metodo di scrittura comprendendo le seguenti fasi di: - precarica di detto primo e secondo condensatore (3, 5); applicazione di un impulso di lettura a detta cella (1) in modo da cambiare stato a detto primo condensatore (3); lettura di detta cella (1) mediante mezzi di rilevazione (7); ripristino di uno stato iniziale in detto primo condensatore (3), scrittura di un dato da scrivere in detta cella (1) di memoria mediante pilotaggio di dette prima (BLC) e seconda linea di bit (BLT); il metodo di scrittura essendo caratterizzato dal fatto di comprendere inoltre, prima di detta fase di scrittura, la fase di cambiamento di stato di detto secondo condensatore (5) durante detta fase di ripristino di detto primo condensatore (3); e, dopo detta fase di scrittura, una fase di ulteriore ripristino di uno stato iniziale in detto secondo condensatore (5) in modo tale che le tensioni applicate a detti transistori (2, 4) durante una qualunque di dette fasi risulta inferiore ad un riferimento di tensione (VDD) di detta cella (1).
8. 8. Metodo di scrittura secondo la rivendicazione 7, caratterizzato dal fatto che durante detta fase di applicazione di detto impulso di lettura e durante detta fase di ripristino di detto secondo condensatore (5), detta linea di parola (WL) e detta linea ausiliaria (PLATE) sono portate a detto primo riferimento di tensione (VDD).
9. 9. Metodo di scrittura secondo la rivendicazione 7, caratterizzato dal fatto che durante detta fase di cambiamento di stato di detto secondo condensatore (5) detta linea ausiliaria (PLATE) è portata ad un secondo riferimento di tensione (GND), mentre detta linea di parola (WL) è portata ad un terzo riferimento di tensione (VBOOT) maggiore di detto primo riferimento di tensione (VDD).
10. 10. Metodo di scrittura secondo la rivendicazione 7, caratterizzato dal fatto che durante detta fase di ripristino di detti condensatori (3, 5) viene applicato un medesimo segnale a detta prima linea di bit (BLC) e a detta seconda linea di bit (BLT) e detta linea ausiliaria (PLATE) viene resettata.
11. 11. Sistema di scrittura per celle di memoria ferroelettrica (1) comprendenti almeno un transistore di selezione (2, 4) caratterizzato dal fatto di comprendere mezzi per realizzare il metodo di scrittura secondo una qualsiasi delle rivendicazioni da 7 a 10 e dal fatto che detto almeno un transistore di selezione (2, 4) è un transistore a bassa tensione.
12. 12. Sistema di scrittura secondo la rivendicazione 11, caratterizzato dal fatto di comprendere mezzi di memorizzazione di detto dato da scrivere.