CN103971725B - 基于电阻的随机存取存储器 - Google Patents

基于电阻的随机存取存储器 Download PDF

Info

Publication number
CN103971725B
CN103971725B CN201310185167.5A CN201310185167A CN103971725B CN 103971725 B CN103971725 B CN 103971725B CN 201310185167 A CN201310185167 A CN 201310185167A CN 103971725 B CN103971725 B CN 103971725B
Authority
CN
China
Prior art keywords
data wire
transistor
node
driver element
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310185167.5A
Other languages
English (en)
Other versions
CN103971725A (zh
Inventor
于鸿昌
林楷竣
池育德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103971725A publication Critical patent/CN103971725A/zh
Application granted granted Critical
Publication of CN103971725B publication Critical patent/CN103971725B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种基于电阻的随机存取存储电路，包括第一数据线、第二数据线、多个存储单元、第一驱动单元和第二驱动单元。存储单元以平行于第一数据线和第二数据线的方向一个接一个地排列。存储单元的每一个都连接在第一数据线和第二数据线之间。第一驱动单元与第一数据线的第一端和第二数据线的第一端连接。第一驱动单元被配置成将第一数据线和第二数据线中的一条电连接至第一电压节点。第二驱动单元与第一数据线的第二端和第二数据线的第二端连接。第二驱动单元被配置成将第一数据线和第二数据线的另一条电连接至第二电压节点。

Description

基于电阻的随机存取存储器
技术领域
本发明涉及半导体技术领域，更具体地，涉及基于电阻的随机存取存储器。
背景技术
在集成电路(IC)器件中，正在开发用于下一代存储器件的基于电阻的随机存取存储器，诸如电阻式随机存取存储器(RRAM，ReRAM)、磁阻式随机存取存储器(MRAM)和相变随机存取存储器(PCRAM)。与基于电荷的随机存取存储器(诸如闪存)相比，基于电阻的随机存取存储电路包括存储单元阵列，每一存储单元都具有至少高阻态和低阻态。设置基于电阻的随机存取存储器的存储单元的电阻态(即，对存储单元执行写入操作)通常通过施加预定电压差或预定电流至存储单元来实现。当从存储单元读取数据时，施加预定的读取电流(或电压)至存储单元，根据所得到的存储单元的电压(或电流)来确定输出数据。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种基于电阻的随机存取存储电路，包括：
第一数据线，具有第一端和第二端；
第二数据线，具有第一端和第二端；
多个基于电阻的存储单元，沿平行于所述第一数据线和所述第二数据线的方向一个接一个地排列，所述多个基于电阻的存储单元中的每一个都具有与所述第一数据线连接的第一端和与所述第二数据线连接的第二端；
第一驱动单元，与所述第一数据线的第一端和所述第二数据线的第一端连接，所述第一驱动单元被配置成将所述第一数据线和所述第二数据线中的一条电连接至第一电压节点；以及
第二驱动单元，与所述第一数据线的第二端和所述第二数据线的第二端连接，所述第二驱动单元被配置成将所述第一数据线和所述第二数据线中的另一条电连接至第二电压节点。
在可选实施例中，所述第一驱动单元包括：第一晶体管；第二晶体管；以及，开关电路，被配置成响应于写入使能信号的逻辑电平，将所述第一晶体管和所述第二晶体管设置为一对交叉耦合的晶体管。
在可选实施例中，所述开关电路包括：节点，被配置成承载所述写入使能信号；第一OR门，包括：输出节点，连接至所述第一晶体管的栅极，第一输入节点，连接至控制路径，和第二输入节点，连接至所述第二晶体管的漏极；以及，第二OR门，包括：输出节点，连接至所述第二晶体管的栅极，第一输入节点，连接至所述控制路径，和第二输入节点，连接至所述第一晶体管的漏极。
在可选实施例中，所述第一晶体管和所述第二晶体管是p型晶体管。
在可选实施例中，所述第一驱动单元进一步包括：晶体管，被配置成响应于写入数据将所述第一数据线连接至所述第一电压节点。
在可选实施例中，所述第一驱动单元进一步包括：晶体管，被配置成响应于写入数据将所述第二数据线连接至所述第一电压节点。
在可选实施例中，所述第二驱动单元包括：第一晶体管；第二晶体管；以及，开关电路，被配置成响应于读取使能信号的逻辑电平，将所述第一晶体管和所述第二晶体管设置为一对交叉耦合的晶体管。
在可选实施例中，所述开关电路包括：节点，被配置成承载所述读取使能信号；以及，OR门，包括：输出节点，连接至所述第一晶体管的栅极，第一输入节点，连接至控制路径，和第二输入节点，连接至所述第二晶体管的漏极。
在可选实施例中，所述第一晶体管和所述第二晶体管是n型晶体管。
在可选实施例中，所述第一电压节点被配置成承载第一电压电平，并且所述第二电压节点被配置成承载低于所述第一电压电平的第二电压电平。
在可选实施例中，基于电阻的存储单元是电阻式随机存取存储单元、磁阻式随机存取存储单元或者相变随机存取存储单元。
根据本发明的另一方面，还提供了一种基于电阻的随机存取存储电路，包括多个存储列模块，所述多个存储列模块中的每一个都包括：
第一数据线，包括第一端、第二端和限定在所述第一数据线的第一端和所述第一数据线的第二端之间的N个节点，N是整数并且N≥2；
第二数据线，包括第一端、第二端和限定在所述第二数据线的第一端和所述第二数据线的第二端之间的N个节点；
N个基于电阻的存储单元，所述N个基于电阻的存储单元中的每一个都具有第一端和第二端，所述第一端连接至所述第一数据线的N个节点中的一个，所述第二端连接至与所述第一数据线的N个节点中的所述一个对应的所述第二数据线的N个节点中的一个；
第一驱动单元，与所述第一数据线的第一端和所述第二数据线的第一端连接；以及
第二驱动单元，与所述第一数据线的第二端和所述第二数据线的第二端连接，
所述第一驱动单元和所述第二驱动单元被配置成建立经过所述第一数据线的N个节点中的从所述第一数据线的第一端计算的前X个节点和所述第二数据线的N个节点中的从所述第二数据线的第二端计算的(N-X+1)个节点的导电通路，X是整数并且1≤X≤N。
在可选实施例中，所述第一驱动单元被配置成响应于写入数据将所述第一数据线和所述第二数据线中的一条电连接至第一电压节点；以及，所述第二驱动单元被配置成将所述第一数据线和所述第二数据线中的另一条电连接至第二电压节点。
在可选实施例中，所述第一驱动单元包括：第一晶体管；第二晶体管；以及，开关电路，被配置成：响应于写入使能信号的逻辑电平，将所述第一晶体管和所述第二晶体管设置为一对交叉耦合的晶体管。
在可选实施例中，所述第二驱动单元包括：第一晶体管；第二晶体管；以及，开关电路，被配置成：响应于读取使能信号的逻辑电平，将所述第一晶体管和所述第二晶体管设置为一对交叉耦合的晶体管。
在可选实施例中，第一电源节点被配置为承载第一电源电压，并且第二电源节点被配置为承载低于所述第一电源电压的第二电源电压。
在可选实施例中，所述基于电阻的存储单元是电阻式随机存取存储单元、磁阻式随机存取存储单元或者相变随机存取存储单元。
根据本发明的又一方面，还提供了一种操作基于电阻的随机存取存储电路的方法，所述方法包括：
设置第一驱动单元以将第一数据线的第一端连接至第一电压节点并且将第二数据线的第一端与所述第一电压节点断开连接；
设置第二驱动单元以将所述第一数据线的第二端与第二电压节点断开连接并且将所述第二数据线的第二端连接至所述第二电压节点；以及
响应于字线信号，在所述第一数据线和所述第二数据线之间建立经过所述存储电路的多个基于电阻的存储单元之一的导电路径，所述多个基于电阻的存储单元沿所述第一数据线和所述第二数据线以列的方式布置，所述多个基于电阻的存储单元中的每一个都具有与所述第一数据线连接的第一端和与所述第二数据线连接的第二端。
在可选实施例中，设置第一驱动单元包括：响应于第一控制信号，使所述第一驱动单元的第一晶体管导通以将所述第一数据线的第一端与所述第一电压节点连接；以及，响应于逻辑电平与所述第一控制信号的逻辑电平互补的第二控制信号，使所述第一驱动单元的第二晶体管截止以将所述第二数据线的第一端与所述第一电压节点断开连接。
在可选实施例中，设置所述第二驱动单元包括：响应于所述第二数据线的逻辑电平，使所述第二驱动单元的第一晶体管截止以将所述第一数据线的第二端与所述第二电压节点断开连接；以及，响应于所述第一数据线的逻辑电平，使所述第二驱动单元的第二晶体管导通以将所述第二数据线的第二端与所述第二电压节点连接。
附图说明
通过举例的方式示出一个或多个实施例，但并不限制，在附图的各个图中，其中具有相同编号的元件表示相似的元件，其中：
图1是根据一些实施例的基于电阻的随机存取存储电路的存储列模块的电路图；
图2A和图2B是根据一些实施例的当存取不同的存储单元时图1中所描述的存储列模块的功能框图；
图3是根据一些实施例的基于电阻的随机存取存储电路的功能框图；以及
图4是根据一个或多个实施例的操作基于电阻的随机存取存储电路的方法流程图。
具体实施方式
应该理解，为了实施本发明的不同特征，下文提供了一个或多个不同的实施例或实例。以下描述了部件和布置的具体实例以简化本发明。当然这些实例不用于限制。根据工业中的标准实践，附图中的各种部件没有按比例绘制，仅用于说明的目的。
而且，例如“较低的”、“较高的”、“水平的”、“垂直的”、“在...上方”、“在...下方”、“向上”、“向下”、“顶部”、“底部”、“左边”、“右边”等空间相对术语以及它们的派生词(例如“水平地”、“向下地”、“向上地”等)用于方便描述本发明的一个部件与另一部件的关系。这些空间相对术语意图涵盖器件(包括部件)的不同方位。
图1是根据一些实施例的基于电阻的随机存取存储电路(例如，图3中的300)的存储列模块100的电路图。存储列模块100包括第一数据线(也称为“位线”(BL))，第二数据线(也称为“源线”(SL))，多个基于电阻的存储单元110[1]、110[2]、110[3]和110[N]，第一驱动单元120以及第二驱动单元130。尽管图1中仅描述了四个存储单元，但是本领域技术人员应该理解，在一些实施例中存储列模块100包括以列布置的2个或多个存储单元。在一些实施例中，N是整数并且N≥2。在一些实施例中，N在512至2048的范围内。
数据线BL具有连接至第一驱动单元120的第一端和连接至第二驱动单元130的第二端。沿数据线BL确定N个节点B[1]、B[2]、B[3]和B[N]。数据线SL也具有连接至第一驱动单元120的第一端和连接至第二驱动单元130的第二端。沿数据线SL确定对应于节点B[1]、B[2]、B[3]和B[N]的N个节点S[1]、S[2]、S[3]和S[N]。基于电阻的存储单元110[1]、110[2]、110[3]和110[N]沿平行于第一数据线BL和第二数据线SL的方向一个接一个地排列。存储单元110[1]、110[2]、110[3]和110[N]中的每一个都具有连接至数据线BL的节点B[1]、B[2]、B[3]和B[N]中之一的第一端和连接至数据线SL的节点S[1]、S[2]、S[3]和S[N](对应于节点B[1]、B[2]、B[3]和B[N])中之一的第二端。
存储单元110[1]、110[2]、110[3]和110[N]是可通过相应的字线WL[1]、WL[2]、WL[3]和WL[N]选择的磁阻式随机存取存储单元。例如，一个存储单元110[N]实例包括磁隧道结(MTJ)112，其具有由介电层(未示出)隔开的固定层112a和自由层112b。存储单元110[N]还具有连接至字线WL[N]的开关114。当字线WL[N]被驱动以选择存储单元110[N]时，开关114将MTJ112与数据线SL连接，从而在数据线BL和数据线SL之间形成导电通路。固定层112a和自由层112b的相对方向决定了MTJ112的电阻。在一些实施例中，如果固定层112a和自由层112b定向为在同一方向，则MTJ112具有低阻态。在一些实施例中，如果固定层112a和自由层112b定向为在相反方向，则MTJ112具有高阻态。
第一驱动单元120被配置成：在写入操作期间响应于写入数据或者在读取操作期间响应于放大器(例如图3中的328)将数据线BL和数据线SL中的一条与电压节点VP电连接。第二驱动单元130被配置成将数据线BL和数据线SL中的另一条与电压节点VSS电连接。在一些实施例中，电压节点VP的电压电平高于电压节点VSS的电压电平。在一些实施例中，电压节点VP和电压节点VSS一起在第一驱动单元120和第二驱动单元130之间提供电压差，该电压差足以产生电流以改变存储单元110[1]、110[2]、110[3]和110[N]中所选择的一个的MTJ112的自由层112b的方向。在一些实施例中，电压节点VSS接地，电压节点VP连接至具有电压电平在0.8至1.5伏特范围的电源。由于驱动单元120和130设置在数据线BL和SL的相对端，所以当单个存储单元110[1]、110[2]、110[3]和110[N]的存取经过数据线BL和SL的大约相同数目的区段(由节点B[1]、B[2]、B[3]、B[N]、S[1]、S[2]、S[3]和S[N]限定)时形成导电通路。因此，存储单元110[1]、110[2]、110[3]和110[N]在存取时同样受数据线BL和SL的寄生电阻的影响。
第一驱动单元120包括写入缓冲器122、写入选择电路124和读取选择电路126。写入缓冲器122包括晶体管142和144，以及OR门146和148。晶体管142和144的源极连接至电压节点VP。晶体管142的漏极连接至数据线BL，晶体管144的漏极连接至数据线SL。OR门146具有连接至数据线SL的第一输入端和连接至被配置成承载写入使能信号的写入使能节点WEN-B的第二输入端。OR门148具有连接至数据线BL的第一输入端和连接至写入使能节点WEN-B的第二输入端。当写入使能节点WEN-B处的写入使能信号具有逻辑低电平时，OR门146和148一起用作用于将晶体管142和144设置成一对交叉耦合的晶体管的开关电路。在一些实施例中，晶体管142和144是p型晶体管。
写入选择电路124包括连接在电压节点VP和数据线BL之间的晶体管152，和连接在电压节点VP和数据线SL之间的晶体管154。晶体管152被配置成：响应于控制信号DIN_B，将数据线BL处的电压电平拉向电压节点VP处的电压电平。晶体管154被配置成响应于控制信号DINB_B，将数据线SL处的电压电平拉向电压节点VP处的电压电平，控制信号DINB_B与控制信号DIN_B逻辑上互补的信号。在一些实施例中，通过基于写入数据和将被存取的存储单元的一组行地址信号(例如，图3中的AY)的行解码器(例如，图3中的334)来生成信号DIN_B和DINB_B。而且，读取选择电路126包括晶体管162，用于响应于读取列选择信号RCS，将数据线BL电连接至感测放大器(例如图3中的328)。在一些实施例中，晶体管152和154是p型晶体管。
第二驱动单元130包括两个晶体管172和174以及OR门176。晶体管172具有连接至数据线BL的漏极、连接至电压节点VSS的源极以及连接至数据线SL的栅极。晶体管174具有连接至数据线SL的漏极、连接至电压节点VSS的源极以及连接至OR门176的输出端的栅极。OR门176的一个输入端连接至数据线BL，OR门176的另一输入端连接至读取使能节点REN。当读取使能节点REN处的读取使能信号具有逻辑低电平时，OR门176用作用于将晶体管172和174设置成一对交叉耦合的晶体管的开关电路。在一些实施例中，晶体管172和174是n型晶体管。
在一些实施例中，当设置存储单元(诸如存储单元110[X]，见图2A至图2B)以使其具有低阻态，信号DIN_B具有逻辑低电平而信号DINB_B具有逻辑高电平，并且读取列选择信号RCS具有逻辑低电平。写入使能节点WEN-B具有逻辑低电平，因而晶体管142和144被设置成用作一对交叉耦合的晶体管。X是整数并且1≤X≤N。读取使能节点具有逻辑低电平，因而晶体管172和174也被设置成用作一对交叉耦合的晶体管。使晶体管152导通以将数据线BL与电压节点VP连接，使晶体管154截止以将数据线SL与电压节点VP断开连接。建立从电压节点VP、晶体管142和152、节点B[1]......B[X](图2A-2B)、存储单元110[X]、节点S[X](图2A-2B)......S[N]、晶体管174至电压节点VSS的导电通路。
在一些实施例中，当设置存储单元(诸如存储单元110[X])使其具有低阻态时，信号DIN_B具有逻辑高电平而信号DINB_B具有逻辑低电平，并且读取列选择信号RCS具有逻辑低电平。写入使能节点WEN_B具有逻辑低电平，因而晶体管142和144被设置成用作一对交叉耦合的晶体管。读取使能节点具有逻辑低电平，因而晶体管172和174也被设置成用作一对交叉耦合的晶体管。使晶体管152截止以将数据线BL与电压节点VP断开连接，使晶体管154导通以将数据线SL连接至电压节点VP。建立从电压节点VP、晶体管144和154、节点S[1]......S[X]、存储单元110[X]、节点B[X]...B[N]、晶体管172至电压节点VSS的导电通路。
在一些实施例中，当读取存储单元(诸如存储单元110[X])的阻态时，信号DIN_B和信号DINB_B具有逻辑低电平。读取列选择信号RCS具有逻辑高电平，因而使晶体管162导通以将数据线BL与感测放大器(例如图3中的328)连接。写入使能节点WEN_B具有逻辑高电平以使晶体管142和144截止。读取使能节点具有逻辑高电平以使晶体管174导通以及使晶体管172截止。建立从感测放大器328、晶体管162、节点B[1]......B[X]、存储单元110[X]、节点S[X]......S[N]、晶体管174至电压节点VSS的导电通路。
图1中，MRAM单元被描述为基于电阻的随机存取存储单元的实例实施方式。在一些实施例中，存储单元110[1]......110[N]是RRAM单元或者PCRAM单元。
图2A是根据一些实施例的当存取第一存储单元(即存储单元110[1])时图1中所描述的存储列模块100的功能框图。已建立的用于读取或写入存储单元110[1]的导电通路210经过节点B[1]、存储单元110[1]和节点S[1]......S[N]。图2B是根据一些实施例的当存取第N个存储单元(即存储单元110[N])时图1中所描述的存储列模块100的功能框图。已建立的用于读取或者写入存储单元110[N]的导电通路220经过节点B[1]......B[N]、存储单元110[N]和节点S[N]。
在一些实施例中，数据线BL和数据线SL具有相似的布局并且由相似的材料制成。因而，数据线BL和数据线SL每单位长度具有相似的寄生电阻。在一些实施例中，通过节点B[1]......B[X]中的两个相邻的节点限定的数据线BL的每一区段的寄生电阻值都与由节点S[1]......S[X]限定的数据线SL的相应区段的寄生电阻值是可比较的或者大致相同。当选择存储单元110[1]......110[N]中的任一个时，比较导电通路210和220或者任何一个导电通路，用于存取存储单元的每一导电通路都须经过大约数据线BL的长度或者数据线SL的长度。因此，每一导电通路(诸如210或220)都受到数据线BL和SL的寄生电阻的类似影响。
因此，包括驱动单元120和130有助于保证对于存储列模块中每一所选的存储单元来说由数据线BL和SL的寄生电阻导致的电压降大致相同。因此，用于在存储列模块中的各个位置存取存储单元的驱动条件大致相同。相比之下，在仅数据线BL和SL的一端具有驱动单元的配置中，更靠近驱动单元的存储单元的由数据线BL和SL的寄生电阻导致的电压降小于更远离驱动单元的存储单元的由数据线BL和SL的寄生电阻导致的电压降。在仅数据线BL和SL的一端具有驱动单元的配置中，足以存取更靠近的存储单元的驱动电压对于更远离的存储单元来说是不足的，并且足以存取更远离的存储单元的驱动电压对于更靠近的存储单元来说是过高的。因此，与图1和图2A至图2B中所描述的实施例相比，更远离的存储单元易于具有失败的读取或写入操作，而由于被施加过高的电压和电流，因而更靠近的存储单元相比于更远离的存储单元易于较快被永久损坏(即，不再在不同的阻态之间切换)。在一些实施例中，相比于仅数据线的一端具有驱动单元的配置，存储列模块100的实例在任何存储单元被损坏之前能够经受至少两次读取-写入循环。在一些实施例中，存储列模块100的实例在任何存储单元被损坏之前能够经受至少100,000个读取-写入循环。
图3是根据一些实施例基于电阻的随机存取存储电路300的功能框图。存储电路300包括排列成M行和N列的基于电阻的存储单元310的阵列，写入驱动器322，写入多路复用器324，读取多路复用器326，感测放大器328，行解码器332，列解码器334，端部驱动器340和存储控制器350。存储单元310的每一列都连接至对应的数据线BL[1]......BL[M]和SL[1]......SL[M]。存储单元310的每一行都连接至对应的字线WL[1]......WL[N]。M和N是正整数。还将存储单元的阵列、写入驱动器322、写入多路复用器324、读取多路复用器326以及对应的数据线BL[1]......BL[M]和SL[1]......SL[M]布置成具有多个存储列模块360，诸如图1所描述的多个实例存储列模块100。同样，在一些实施例中，存储列模块360的所有写入缓冲器122统称为写入驱动器322；存储列模块360的所有写入选择电路124统称为写入多路复用器324；存储列模块360的所有读取选择电路126统称为读取多路复用器324；并且所有的驱动单元130统称为端部驱动器340。
存储控制器350接收来自与存储电路300相关的外部电路的各种信号。存储控制器350将读取使能信号REN传输至端部驱动器340并将写入使能信号WEN-B传输至写入驱动器322。存储控制器350将代表将被存取的存储单元的地址的一部分的行地址信号AX传输至行解码器332。行解码器332响应于行地址信号AX生成并且在字线WL[1]......WL[N]上输出字线信号。存储控制器350将代表将被存取的存储单元的地址的另一部分的列地址信号AY、将被写入的数据W_DATA和读取使能信号REN传输至列解码器334。列解码器334响应于列地址信号AY和数据W_DATA生成相应的控制信号(诸如相应的控制信号DIN_B和DINB_B)，以及响应于列地址信号AY和读取使能信号REN生成相应的读取列选择信号RCS。
列解码器334生成相应的控制信号以选择数据线BL[1]......BL[M]中的两个或者更多至感测放大器328。在一些实施例中，以有差别的方式存储数据，因而在读取操作期间两个相应的存储列模块360的数据线BL连接至感测放大器328。在一些实施例中，以无差别的方式存储数据，因而在读取操作期间所选择的存储列模块360的数据线BL、具有全部高阻态的存储单元的第一基准列和具有全部低阻态的存储单元的第二基准列都连接至感测放大器328。感测放大器328接收来自读出多路读取复用器326的数据线BL并且将读取数据DOUT输出至存储控制器350。
存储电路300是如何布置图1中所描述的多个存储列模块100以形成存储电路的一个实例。本领域技术人员应该认识到，存储列模块100用于与许多其他可能的存储电路结构一起共同实现存储电路。
图4是根据一个或多个实施例的操作基于电阻的随机存取存储电路的方法流程图。应该理解，可以在图4所描述的方法400之前、期间和/或之后实施额外的操作，一些其他的工艺在此仅作了简单的描述。
如图4和图1所描述，在操作410中，设置第一驱动单元120以将第一数据线BL的第一端连接至电压节点VP以及将第二数据线SL的第一端与电压节点VP断开连接。在一些实施例中，操作410包括响应于基于写入数据生成的写入使能信号DIN_B，使第一驱动单元120的晶体管152截止以将数据线BL的第一端连接至电压节点VP。在一些实施例中，操作410还包括响应于逻辑电平与写入使能信号DIN_B的逻辑电平互补的写入使能信号DINB_B，使第一驱动单元120的另一晶体管154截止以将数据线SL的第一端与电压节点VP断开连接。在一些实施例中，在操作410中，设置第一驱动单元120以将数据线BL的第一端与电压节点VP断开连接以及将数据线SL的第一端与电压节点VP连接。
然后该方法进行到操作420，设置第二驱动单元130以将数据线BL的第二端与第二电压节点VSS断开连接以及将数据线SL的第二端连接至电压节点VSS。在一些实施例中，操作420包括使驱动单元130的晶体管172截止以将数据线BL的第二端与电压节点VSS断开连接。在一些实施例中，操作420还包括使驱动单元130的另一晶体管174导通以将数据线SL的第二端连接至电压节点VSS。在一些实施例中，在操作420中，设置第二驱动单元130以将数据线BL的第二端连接至电压节点VSS以及将数据线SL的第二端与电压节点VSS断开连接。
然后该方法进行到操作430，响应于字线WL[1]......WL[N]中之一上的相应的字线信号，在数据线BL和数据线SL之间建立经过多个基于电阻的存储单元110[1]......110[N]中的一个的导电通路。
根据一个实施例，基于电阻的随机存取存储电路包括第一数据线、第二数据线、多个基于电阻的存储单元、第一驱动单元和第二驱动单元。多个基于电阻的存储单元沿平行于第一数据线和第二数据线的方向一个接一个地排列。多个基于电阻的存储单元中的每一个都具有与第一数据线连接的第一端和与第二数据线连接的第二端。第一驱动单元与第一数据线的第一端和第二数据线的第一端连接。第一驱动单元被配置成将第一数据线和第二数据线中的一条电连接至第一电压节点。第二驱动单元与第一数据线的第二端和第二数据线的第二端连接。第二驱动单元被配置成将第一数据线和第二数据线中的另一条电连接至第二电压节点。
根据另一实施例，基于电阻的随机存取存储电路包括多个存储列模块。多个存储列模块中的每一个都包括第一数据线、第二数据线、N个基于电阻的存储单元、第一驱动单元和第二驱动单元。N是整数并且N≥2。第一数据线具有限定在第一数据线的第一端和第一数据线的第二端之间的N个节点。第二数据线具有限定在第二数据线的第一端和第二数据线的第二端之间的N个节点。N个基于电阻的存储单元中的每一个都具有连接至第一数据线的N个节点中的一个的第一端，和连接至对应于第一数据线的N个节点中的所述一个的第二数据线的N个节点中的一个的第二端。第一驱动单元与第一数据线的第一端和第二数据线的第一端连接。第二驱动单元与第一数据线的第二端和第二数据线的第二端连接。第一驱动单元和第二驱动单元被配置成建立经过第一数据线的N个节点中从第一数据线的第一端计算的前X个节点以及第二数据线的N个节点中从第二数据线的第二端计算的(N-X+1)个节点的导电通路。X是整数并且1≤X≤N。
根据又一实施例，一种操作基于电阻的随机存取存储电路的方法包括设置第一驱动单元以将第一数据线的第一端与第一电压节点连接以及将第二数据线的第一端与第一电压节点断开连接。设置第二驱动单元以将第一数据线的第二端与第二电压节点断开连接并且将第二数据线的第二端与第二电压节点连接。响应于字线信号，在第一数据线和第二数据线之间建立经过存储电路的多个基于电阻的存储单元之一的导电通路。多个基于电阻的存储单元沿第一数据线和第二数据线以列的方式布置，多个基于电阻的存储单元的每一个都具有与第一数据线连接的第一端和与第二数据线连接的第二端。
以上论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍的实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的构思和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种基于电阻的随机存取存储电路，包括：
第一数据线，具有第一端、第二端和限定在所述第一数据线的第一端和所述第一数据线的第二端之间的N个节点，N是整数并且N≥2；
第二数据线，具有第一端、第二端和限定在所述第二数据线的第一端和所述第二数据线的第二端之间的N个节点；
多个基于电阻的存储单元，沿平行于所述第一数据线和所述第二数据线的方向一个接一个地排列，所述多个基于电阻的存储单元中的每一个都具有与所述第一数据线连接的第一端和与所述第二数据线连接的第二端；
第一驱动单元，与所述第一数据线的第一端和所述第二数据线的第一端连接；以及
第二驱动单元，与所述第一数据线的第二端和所述第二数据线的第二端连接；
其中，所述第一驱动单元和所述第二驱动单元被配置为在一段时间内将所述第一数据线和所述第二数据线中的一条数据线耦合至第一电压节点并且将所述第一数据线和所述第二数据线中的另一条数据线耦合至第二电压节点。
2.根据权利要求1所述的存储电路，其中，所述第一驱动单元包括：
第一晶体管；
第二晶体管；以及
开关电路，被配置成响应于写入使能信号的逻辑电平，将所述第一晶体管和所述第二晶体管设置为一对交叉耦合的晶体管。
3.根据权利要求2所述的存储电路，其中，所述开关电路包括：
节点，被配置成承载所述写入使能信号；
第一OR门，包括：
输出节点，连接至所述第一晶体管的栅极；
第一输入节点，连接至控制路径；和
第二输入节点，连接至所述第二晶体管的漏极；以及
第二OR门，包括：
输出节点，连接至所述第二晶体管的栅极；
第一输入节点，连接至所述控制路径；和
第二输入节点，连接至所述第一晶体管的漏极。
4.根据权利要求2所述的存储电路，其中，所述第一晶体管和所述第二晶体管是p型晶体管。
5.根据权利要求2所述的存储电路，其中，所述第一驱动单元进一步包括：
晶体管，被配置成响应于写入数据将所述第一数据线连接至所述第一电压节点。
6.根据权利要求2所述的存储电路，其中，所述第一驱动单元进一步包括：
晶体管，被配置成响应于写入数据将所述第二数据线连接至所述第一电压节点。
7.根据权利要求1所述的存储电路，其中，所述第二驱动单元包括：
第一晶体管；
第二晶体管；以及
开关电路，被配置成响应于读取使能信号的逻辑电平，将所述第一晶体管和所述第二晶体管设置为一对交叉耦合的晶体管。
8.根据权利要求7所述的存储电路，其中，所述开关电路包括：
节点，被配置成承载所述读取使能信号；以及
OR门，包括：
输出节点，连接至所述第一晶体管的栅极；
第一输入节点，连接至控制路径；和
第二输入节点，连接至所述第二晶体管的漏极。
9.根据权利要求7所述的存储电路，其中，所述第一晶体管和所述第二晶体管是n型晶体管。
10.根据权利要求1所述的存储电路，其中，所述第一电压节点被配置成承载第一电压电平，并且所述第二电压节点被配置成承载低于所述第一电压电平的第二电压电平。
11.根据权利要求1所述的存储电路，其中，基于电阻的存储单元是电阻式随机存取存储单元、磁阻式随机存取存储单元或者相变随机存取存储单元。
12.一种基于电阻的随机存取存储电路，包括多个存储列模块，所述多个存储列模块中的每一个都包括：
第一数据线，包括第一端、第二端和限定在所述第一数据线的第一端和所述第一数据线的第二端之间的N个节点，N是整数并且N≥2；
第二数据线，包括第一端、第二端和限定在所述第二数据线的第一端和所述第二数据线的第二端之间的N个节点；
N个基于电阻的存储单元，所述N个基于电阻的存储单元中的每一个都具有第一端和第二端，所述第一端连接至所述第一数据线的N个节点中的一个，所述第二端连接至与所述第一数据线的N个节点中的一个对应的所述第二数据线的N个节点中的一个；
第一驱动单元，与所述第一数据线的第一端和所述第二数据线的第一端连接；以及
第二驱动单元，与所述第一数据线的第二端和所述第二数据线的第二端连接，
所述第一驱动单元和所述第二驱动单元被配置成建立经过所述第一数据线的N个节点中的从所述第一数据线的第一端计算的前X个节点和所述第二数据线的N个节点中的从所述第二数据线的第二端计算的(N-X+1)个节点的导电通路，X是整数并且1≤X≤N，其中，所述第一驱动单元和所述第二驱动单元被配置为在一段时间内将所述第一数据线和所述第二数据线中的一条数据线耦合至第一电压节点并且将所述第一数据线和所述第二数据线中的另一条数据线耦合至第二电压节点。
13.根据权利要求12所述的存储电路，其中：
所述第一驱动单元被配置成响应于写入数据将所述第一数据线和所述第二数据线中的一条电连接至第一电压节点；以及
所述第二驱动单元被配置成将所述第一数据线和所述第二数据线中的另一条电连接至第二电压节点。
14.根据权利要求13所述的存储电路，其中，所述第一驱动单元包括：
第一晶体管；
第二晶体管；以及
开关电路，被配置成：响应于写入使能信号的逻辑电平，将所述第一晶体管和所述第二晶体管设置为一对交叉耦合的晶体管。
15.根据权利要求13所述的存储电路，其中，所述第二驱动单元包括：
第一晶体管；
第二晶体管；以及
开关电路，被配置成：响应于读取使能信号的逻辑电平，将所述第一晶体管和所述第二晶体管设置为一对交叉耦合的晶体管。
16.根据权利要求13所述的存储电路，其中，第一电压节点被配置为承载第一电源电压，并且第二电压节点被配置为承载低于所述第一电源电压的第二电源电压。
17.根据权利要求12所述的存储电路，其中，所述基于电阻的存储单元是电阻式随机存取存储单元、磁阻式随机存取存储单元或者相变随机存取存储单元。
18.一种操作基于电阻的随机存取存储电路的方法，所述方法包括：
设置第一驱动单元以将第一数据线的第一端连接至第一电压节点并且将第二数据线的第一端与所述第一电压节点断开连接；
设置第二驱动单元以将所述第一数据线的第二端与第二电压节点断开连接并且将所述第二数据线的第二端连接至所述第二电压节点；以及
响应于字线信号，在所述第一数据线和所述第二数据线之间建立经过所述存储电路的多个基于电阻的存储单元之一的导电路径，所述多个基于电阻的存储单元沿所述第一数据线和所述第二数据线以列的方式布置，所述多个基于电阻的存储单元中的每一个都具有与所述第一数据线连接的第一端和与所述第二数据线连接的第二端；
其中，所述第一驱动单元和所述第二驱动单元在一段时间内将所述第一数据线和所述第二数据线中的一条数据线耦合至所述第一电压节点并且将所述第一数据线和所述第二数据线中的另一条数据线耦合至所述第二电压节点。
19.根据权利要求18所述的方法，其中，设置第一驱动单元包括：
响应于第一控制信号，使所述第一驱动单元的第一晶体管导通以将所述第一数据线的第一端与所述第一电压节点连接；以及
响应于逻辑电平与所述第一控制信号的逻辑电平互补的第二控制信号，使所述第一驱动单元的第二晶体管截止以将所述第二数据线的第一端与所述第一电压节点断开连接。
20.根据权利要求18所述的方法，其中，设置所述第二驱动单元包括：
响应于所述第二数据线的逻辑电平，使所述第二驱动单元的第一晶体管截止以将所述第一数据线的第二端与所述第二电压节点断开连接；以及
响应于所述第一数据线的逻辑电平，使所述第二驱动单元的第二晶体管导通以将所述第二数据线的第二端与所述第二电压节点连接。
CN201310185167.5A 2013-01-31 2013-05-17 基于电阻的随机存取存储器 Active CN103971725B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/755,445 US9058872B2 (en) 2013-01-31 2013-01-31 Resistance-based random access memory
US13/755,445 2013-01-31

Publications (2)

Publication Number Publication Date
CN103971725A CN103971725A (zh) 2014-08-06
CN103971725B true CN103971725B (zh) 2018-02-27

Family

ID=51222791

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310185167.5A Active CN103971725B (zh) 2013-01-31 2013-05-17 基于电阻的随机存取存储器

Country Status (4)

Country Link
US (1) US9058872B2 (zh)
JP (1) JP5744164B2 (zh)
KR (1) KR101517673B1 (zh)
CN (1) CN103971725B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721624B2 (en) * 2014-12-23 2017-08-01 Arm Limited Memory with multiple write ports
US9281043B1 (en) * 2014-12-24 2016-03-08 Intel Corporation Resistive memory write circuitry with bit line drive strength based on storage cell line resistance
US9514814B1 (en) * 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
TWI665672B (zh) 2016-09-13 2019-07-11 東芝記憶體股份有限公司 Semiconductor memory device
CN109872749B (zh) * 2017-12-05 2020-12-01 华邦电子股份有限公司 电阻式存储器装置及其操作方法
JP2019117678A (ja) * 2017-12-27 2019-07-18 ルネサスエレクトロニクス株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347120A (zh) * 2000-10-11 2002-05-01 因芬尼昂技术股份公司 磁致电阻随机存储装置
CN1953096A (zh) * 2005-10-19 2007-04-25 株式会社瑞萨科技 抑制数据读出时的误写入的非易失存储装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200529414A (en) * 2004-02-06 2005-09-01 Renesas Tech Corp Storage
JP4855821B2 (ja) 2006-04-12 2012-01-18 株式会社東芝 磁気記憶装置
JPWO2011135984A1 (ja) * 2010-04-28 2013-07-18 株式会社日立製作所 半導体記憶装置
JP5725735B2 (ja) * 2010-06-04 2015-05-27 株式会社日立製作所 磁気抵抗効果素子及び磁気メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347120A (zh) * 2000-10-11 2002-05-01 因芬尼昂技术股份公司 磁致电阻随机存储装置
CN1953096A (zh) * 2005-10-19 2007-04-25 株式会社瑞萨科技 抑制数据读出时的误写入的非易失存储装置

Also Published As

Publication number Publication date
CN103971725A (zh) 2014-08-06
KR101517673B1 (ko) 2015-05-04
KR20140098645A (ko) 2014-08-08
JP2014149902A (ja) 2014-08-21
JP5744164B2 (ja) 2015-07-01
US20140211537A1 (en) 2014-07-31
US9058872B2 (en) 2015-06-16

Similar Documents

Publication Publication Date Title
CN103971725B (zh) 基于电阻的随机存取存储器
CN100483543C (zh) 磁性随机处理存储器装置
CN103854693B (zh) 磁阻式随机存取存储器（mram）差分位单元及其使用方法
CN110473578A (zh) 包括参考单元的电阻式存储器装置
CN110491431A (zh) 校准参考电阻器的电阻式存储器装置
US8004872B2 (en) Floating source line architecture for non-volatile memory
CN104160450B (zh) 非易失性半导体存储装置
CN109148507A (zh) 用于具有平面存储器单元的三维存储器的垂直选择器
US20130326295A1 (en) Semiconductor memory device including self-contained test unit and test method thereof
JP2011198407A (ja) 不揮発性半導体メモリ及びその製造方法
CN102456398A (zh) 阻性存储器件、初始化方法、和包括其的电子设备
US20160336062A1 (en) Accessing a resistive storage element-based memory cell array
CN102456407A (zh) 具有多畴存储层的磁存储元件
JP2011258288A (ja) 半導体記憶装置
CN107430881A (zh) 半导体存储装置
CN104051349B (zh) 具有非易失性存储器压力抑制的集成电路系统及制造方法
CN109509491A (zh) 半导体存储装置
US9754666B2 (en) Resistive ratio-based memory cell
US9183951B2 (en) Resistance change memory and test method of the same
CN102473448B (zh) 具有电阻性感测元件块擦除和单向写入的非易失性存储器阵列
CN104145308B (zh) 非易失性半导体存储装置
CN106256004B (zh) 半导体存储设备
US10783946B2 (en) Semiconductor memory device including memory cell arrays
US9824738B2 (en) Semiconductor storage device
CN105336375A (zh) 存储器及编程、无冗余和冗余读取、操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant