CN110473578A - 包括参考单元的电阻式存储器装置 - Google Patents

包括参考单元的电阻式存储器装置 Download PDF

Info

Publication number
CN110473578A
CN110473578A CN201811484691.1A CN201811484691A CN110473578A CN 110473578 A CN110473578 A CN 110473578A CN 201811484691 A CN201811484691 A CN 201811484691A CN 110473578 A CN110473578 A CN 110473578A
Authority
CN
China
Prior art keywords
memory cell
voltage
memory device
electric current
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811484691.1A
Other languages
English (en)
Inventor
阿图尔·安东尼杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110473578A publication Critical patent/CN110473578A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Abstract

提供一种电阻式存储器装置，该电阻式存储器装置包括：多条字线；多个参考单元；多个第一电阻式存储器单元；多个第二电阻式存储器单元，保持在截止状态；读取电路，配置为在第一电阻式存储器单元中的一个被选择为执行读取操作时，将第一读取电流提供至第一电阻式存储器单元并将第二读取电流提供至参考单元；以及补偿电路，配置为基于来自第二电阻式存储器单元的第一漏电流将补偿电流提供至参考单元，以补偿由未被选择的第一电阻式存储器单元产生的第二漏电流。每个参考单元连接至字线中的一条，第一电阻存储器单元中的每个连接至字线中的一条。

Description

包括参考单元的电阻式存储器装置
本申请要求于2018年5月10日在韩国知识产权局提交的第10-2018-0053928号韩国专利申请和2018年9月13日在美国专利商标局提交的第16/130,358号美国专利申请的权益和优先权，上述专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种电阻式存储器装置，更具体地，涉及一种包括参考单元的电阻式存储器装置及操作所述电阻式存储器装置的方法。
背景技术
电阻式存储器装置在包括可变电阻元件的存储器单元中存储数据。可以向存储器单元供应读取电流以读取存储在电阻式存储器装置的存储器单元中的数据。例如，读取电压可以由于读取电流和存储器单元的可变电阻元件而被检测。由于电阻式存储器装置使用读取电流来检测存储在存储器单元中的数据，因此由工艺-电压-温度(PVT)变化导致的漏电流会使读取操作的可靠性劣化。
发明内容
发明构思的实施例提供一种可以以高速精确地读取存储在存储器单元中的值的电阻式存储器装置以及一种操作电阻式存储器装置的方法。
发明构思的示例性实施例提供一种电阻式存储器装置，所述电阻式存储器装置包括：多条字线；多个参考单元，其中，每个参考单元连接至字线中的一条；多个第一电阻式存储器单元，其中，每个第一电阻式存储器单元连接至字线中的一条；多个第二电阻式存储器单元，保持在截止状态；读取电路，配置为在第一电阻式存储器单元中的一个被选择为执行读取操作时将第一读取电流提供至第一电阻式存储器单元并将第二读取电流提供至参考单元；以及补偿电路，配置为基于由第二电阻式存储器单元产生的第一漏电流从参考单元撤回补偿电流以补偿由未被选择的第一电阻式存储器单元产生的第二漏电流。
发明构思的示例性实施例提供一种电阻式存储器装置，所述电阻式存储器装置包括：多条字线；多个参考单元，其中，每个参考单元连接至字线中的一条；多个第一电阻式存储器单元，其中，每个第一电阻式存储器单元连接至字线中的一条；多个第二电阻式存储器单元，保持在截止状态；读取电路，配置为在第一电阻式存储器单元中的一个被选为执行读取时将第一读取电流提供到第一电阻式存储器单元并将第二读取电流提供到参考单元；以及补偿电路，配置为基于来自第二电阻式存储器单元的第一漏电流将补偿电流提供到参考单元，以补偿由未被选择的第一电阻式存储器单元产生的第二漏电流。
附图说明
通过下面结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1是根据发明构思的示例性实施例的存储器装置的框图；
图2是根据发明构思的示例性实施例的图1的第一列中包括的存储器单元的示例的图；
图3是示出根据发明构思的示例性实施例的由存储器单元提供的电阻的分布的曲线图；
图4是根据发明构思的示例性实施例的执行读取操作的存储器装置的框图；
图5示出了根据发明构思的示例性实施例的图4的电流和电压相对于温度的曲线图；
图6是根据发明构思的示例性实施例的执行读取操作的存储器装置的框图；
图7示出了根据发明构思的示例性实施例的图6的电流和电压相对于温度的曲线图；
图8是根据发明构思的示例性实施例的图1的补偿电路的等效电路图；
图9是根据发明构思的示例性实施例的图1的补偿电路的示例的电路图；
图10是根据发明构思的示例性实施例的图1的补偿电路中包括的模拟电阻器电路的电路图；
图11A至图11D是示出根据发明构思的示例性实施例的存储器装置的布局的平面图；
图12是根据发明构思的示例性实施例的操作电阻式存储器装置的方法的流程图；
图13是根据发明构思的示例性实施例的图12的操作S200的示例的流程图；
图14是根据发明构思的示例性实施例的图12的操作S400的示例的流程图；
图15是根据发明构思的示例性实施例的包括存储器装置的存储器系统的框图；
图16是根据发明构思的示例性实施例的包括存储器装置的片上系统(SoC)的框图；
图17示出了根据发明构思的示例性实施例的执行读取操作的存储器装置的框图；以及
图18示出了根据发明构思的示例性实施例的执行读取操作的存储器装置的框图。
具体实施方式
图1是根据发明构思的示例性实施例的存储器装置10的框图。具体地，图1示出了单元阵列100、行解码器200(例如，行解码电路)、读取电路300和补偿电路400作为存储器装置10中包括的一些组件。
存储器装置10可以从外部源接收命令和地址并且可以接收或输出数据。例如，存储器装置10可以接收命令(诸如写入命令或读取命令)以及与命令对应的地址。例如，地址可以指示单元阵列100内的位置以写入或读取数据。存储器装置10可以响应于写入命令接收数据并且响应于读取命令输出数据。在一些实施例中，可以经由独立通道接收或发送命令、地址和数据。在一些实施例中，可以经由同一通道接收或发送命令、地址和数据中的至少两种。
单元阵列100包括多个存储器单元(例如，M1、Mi和Mn)。在实施例中，每个存储器单元包括具有与存储在存储器单元中的值对应的电阻的可变电阻元件(例如，图2的MTJ)。因此，存储器装置10可以被称为电阻式存储器装置或者电阻式随机存取存储器(RRAM或ReRAM)装置。例如，存储器装置10可以包括具有诸如相变随机存取存储器(PRAM)和铁电RAM(FRAM)的结构的单元阵列100，或者包括具有诸如自旋转移矩MRAM(STT-MRAM)、自旋矩转移磁化开关RAM(STS-RAM)和自旋动量转移RAM(SMT-RAM)的磁RAM(MRAM)的单元阵列100，但是发明构思不限于此。将主要参照如下面参照图2和图3描述的MRAM来描述发明构思的示例性实施例，但是应注意的是发明构思不限于此。
单元阵列100包括第一列110、第二列120和第三列130，其中，第一列110包括多个存储器单元M1至Mn，第二列120包括多个截止单元F1至Fn，第三列130包括多个参考单元R1至Rn(n为大于1的整数)。除了第一列110之外，单元阵列100还可以包括多个包含存储器单元的列。在示例性实施例中，单元阵列100包括包含参考单元的至少两个列。在示例性实施例中，单元阵列100包括包含截止单元的至少两个列。单元阵列100的单元被称作截止单元(例如，F1)以表示所述单元与存储器单元(例如，M1)相似(例如，具有相同结构)，但是与现有字线(例如，WL1)断开并被使单元保持在截止状态的电压(例如，VSS)控制。例如，当存储器单元(例如，M1)中的单元晶体管(例如，参见图4中的CT)的栅极连接至字线(例如，WL1)使得单元晶体管可以通过施加到字线的电压而导通或截止时，截止单元中的单元晶体管的栅极接收使得单元晶体管保持在截止状态(即，防止单元晶体管导通)的电压(例如，VSS)。
第一列110中包括的多个存储器单元M1至Mn可以彼此共用位线(例如，图6的BLi)和源极线(例如，图6的SLi)，并且可以由多条字线WL互斥地选择。行解码器200可以响应于与读取命令一同接收的地址来激活多条字线WL中的一条，连接至激活的字线的存储器单元可以被选择。例如，多条字线WL可以包括n条字线WL1至WLn，存储器单元Mi可以被激活的字线WLi(1≤i≤n)选择。在图1的示例中，激活的字线WLi可以具有高电平电压(例如，近似正电源电压VDD)，而其他去激活的字线(例如，第一字线WL1)可以具有低电平电压(例如，近似负电源电压VSS)。如在这里使用的，假设激活的字线具有正电源电压VDD并且去激活的字线(例如，WL1和WLn)具有负电源电压VSS(或者地电压)。例如，当数据将被写入到存储器单元Mi时，行解码器将VDD施加到字线WLi并将VSS施加到其余的字线(例如，WL1和WLn)。
与第一列110中包括的多个存储器单元M1至Mn类似，第三列130中包括的多个参考单元R1至Rn可以彼此共用位线(例如，图6的BLr)和源极线(例如，图6的SLr)并可以被多条字线WL互斥地选择。由字线WLi选择的参考单元Ri可以与由同一字线WLi选择的存储器单元Mi提供相同的环境(例如，读取电流流动的路径)，从而减少读取存储在存储器单元Mi中的值的操作中的错误。
在实施例中，位线(例如，图6中的BLf)和源极线(例如，图6中的SLf)在第二列120中包括的多个截止单元F1至Fn之间被共用。多个截止单元F1至Fn未连接到多条字线WL，负电源电压VSS被施加到多个截止单元F1至Fn。在实施例中，截止单元Fi包括与存储器单元Mi相同的元件，使得第二列120的截止单元F1至Fn中的每个具有与未选择的存储器单元相同的结构。在实施例中，第二列120包括比第一列110的多个存储器单元M1至Mn的数量更多或更少数量的截止单元。如下所述，第二列120的多个截止单元F1至Fn可以用于模拟由第一列110产生的漏电流。
在读取操作期间，读取电路300将第一读取电流IREAD1提供到第一列110并将第二读取电流IREAD2提供到第三列130。在实施例中，第一读取电流IREAD1的大小等于第二读取电流IREAD2的大小。第一读取电流IREAD1可以经过第一列110中的被选择存储器单元Mi以产生第一读取电压VREAD1，第二读取电流IREAD2可以经过第三列130中的被选择参考单元Ri以产生参考电压VREF。在实施例中，读取电路300将第一读取电压VREAD1与参考电压VREF比较以确定存储在存储器单元Mi中的值。尽管在图1中仅示出了读取电路300，但是存储器装置10还可以包括被配置为向第一列110提供写入电流和/或写入电压的写入电路。在实施例中，读取电路300被写入/读取电路取代，在写入/读取电路中，写入电路和读取电路300实现为单个块。
如下面参照图4所述，会通过第一列110的存储器单元M1至Mn中的未被选择的存储器单元(例如，M1和Mn)而产生漏电流。无论去激活的字线(例如，WL1和WLn)的电压如何，都会由于各种原因(例如，工艺-电压-温度(PVT)变化)而通过未选择的存储器单元(例如，M1和Mn)产生漏电流。因此，具有从读取电路300所提供的第一读取电流IREAD1去除漏电流而获得的大小的电流会经过被选择的存储器单元Mi。另一方面，会通过第三列130的参考单元R1至Rn中的未选择的参考单元(例如，R1和Rn)产生漏电流。然而，如下面参照图4所述，由于参考单元与存储器单元具有不同结构，通过第三列130产生的漏电流的大小会与通过第一列110产生的漏电流的大小不同。在实施例中，第二读取电流IREAD2等于流过参考电阻器的参考电流。因此，参考电压VREF可以独立于由未选择的参考单元(例如，R1和Rn)产生的漏电流。结果，第一读取电压VREAD1和/或参考电压VREF可以保持为期望值或者由于漏电流而从期望值下降。因此，在读取操作中会发生错误。
补偿电路400将第二读取电压VREAD2提供到第二列120。由于第二读取电压VREAD2，可以通过第二列120的多个截止单元F1至Fn产生漏电流∑ILEAK3。为了产生与第一读取电压VREAD1对应的第二读取电压VREAD2，补偿电路400可以从读取电路300接收第三读取电流IREAD3，并且包括第三读取电流IREAD3经过的电阻器(例如，图8的REMU)。在实施例中，第三读取电流IREAD3具有与第一读取电流IREAD1和/或第二读取电流IREAD2相同的大小。补偿电路400可以产生与通过第二列120产生的漏电流∑ILEAK3具有相同大小的补偿电流ICOM。补偿电路400可以用作被配置为从产生漏电流的源撤回(withdraw)补偿电流ICOM的电流汇(current sink)。例如，补偿电路400可以从由读取电路300产生的第二读取电流IREAD2撤回补偿电流ICOM，使得参考电压VREF下降得与第一读取电压VREAD1由于通过第一列110产生的漏电流而下降得一样多。
在存储器单元Mi的读取操作期间，通过第一列110产生的漏电流可以被与未选择的存储器单元(例如，M1和Mn)具有相同结构的多个截止单元F1至Fn精确地模拟。此外，第一读取电压VREAD1因漏电流的下降可以反映为参考电压VREF因模拟的漏电流的下降，使得可以精确地补偿由第一列110的漏电流导致的错误。因此，可以以高速自动补偿由漏电流导致的错误，而无需用于补偿漏电流的额外的控制部分。
行解码器200可以响应于外部接收的地址而激活多条字线WL中的一条字线。因此，第一列110中包括的多个存储器单元M1至Mn可以被激活的字线互斥地选择。类似地，第三列130中包括的多个参考单元R1至Rn也可以被激活的字线互斥地选择。连接至一条字线的存储器单元可以被称为页。
图2是根据发明构思的示例性实施例的图1的第一列110中包括的存储器单元的示例的图。图3是示出根据发明构思的示例性实施例的由存储器单元提供的电阻的分布的曲线图。具体地，图2示出了包括磁隧道结(MTJ)元件作为可变电阻元件MTJ的存储器单元M，图3是图2的可变电阻元件MTJ的电阻的分布的曲线图。
如图2所示，存储器单元M包括可以串联连接在源极线SLi和位线BLi之间的可变电阻元件MTJ和单元晶体管CT。在示例性实施例中，如图2所示，可变电阻元件MTJ和单元晶体管CT顺序连接在源极线SLi和位线BLi之间。在示例性实施例中，不同于图2所示，单元晶体管CT和可变电阻元件MTJ顺序连接在源极线SLi和位线BLi之间。
在实施例中，可变电阻元件MTJ包括自由层FL和钉扎层PL，并包括位于自由层FL和钉扎层PL之间的阻挡层BL。如图2中以箭头所示，钉扎层PL的磁化方向被固定，而自由层FL的磁化方向与钉扎层PL的磁化方向相同或相反。当钉扎层PL的磁化方向与自由层FL的磁化方向相同时，可变电阻元件MTJ处于平行状态P，当钉扎层PL的磁化方向与自由层FL的磁化方向相反时，可变电阻元件MTJ处于反平行状态AP。在实施例中，可变电阻元件MTJ还包括反铁磁层，使得钉扎层PL具有被钉扎的磁化方向。
在实施例中，可变电阻元件MTJ在平行状态P下具有相对低的电阻RP，而可变电阻元件MTJ在反平行状态AP下具有相对高的电阻RAP。如在这里使用的，假设当处于平行状态P下的可变电阻元件MTJ具有低电阻RP时，存储器单元M存储“0”，而当处于反平行状态AP下的可变电阻元件MTJ具有高电阻RAP时，存储器单元M'存储“1”。如在这里使用的，与“0”对应的电阻RP被称为平行电阻RP，与“1”对应的电阻RAP被称为反平行电阻RAP。
单元晶体管CT包括连接至字线WLi的栅极(或控制端子)以及分别连接至位线BLi和可变电阻元件MTJ的源极和漏极。单元晶体管CT可以响应于施加到字线WLi的电压允许或阻断可变电阻元件MTJ和位线BLi之间的电连接。例如，为了在写入操作中将“0”写入存储器单元M，激活的字线WLi具有正电源电压VDD使得从源极线SLi通过导通的单元晶体管CT流至位线BLi的电流经过可变电阻元件MTJ。此外，为了将“1”写入存储器单元M'，激活的字线WLi具有正电源电压VDD，使得从位线BLi通过导通的单元晶体管CT流至源极线SLi的电流经过可变电阻元件MTJ。在读取操作中，单元晶体管CT导通，从源极线SLi流至位线BLi的电流或从位线BLi流至源极线SLi的电流(即，读取电流)经过单元晶体管CT和可变电阻元件MTJ。如这里使用的，假设读取电流从位线BLi流至源极线SLi。
可变电阻元件MTJ的电阻在图3中示出为分布。例如，如图3所示，具有平均值RP'的平行电阻RP的分布存在于被配置为存储“0”的存储器单元中，具有平均值RAP'的反平行电阻RAP的分布存在于被配置为存储“1”的存储器单元中。此外，具有平均值RREF'的参考电阻的分布存在于平行电阻RP的分布和反平行电阻RAP的分布之间。如下面参照图4所述，由于参考单元仅包括设置在单元阵列外部的单元晶体管和参考电阻器，因此，参考电阻可以具有比可变电阻元件MTJ的电阻RP和RAP的分布更好的分布(即，具有更低分散度的分布)。在一些实施例中，如图3所示，反平行电阻RAP可以具有比平行电阻RP的分布更差的分布(即，具有更高分散度的分布)。
图4是根据发明构思的示例性实施例的执行读取操作的存储器装置10a的框图。图5示出了根据发明构思的示例性实施例的图4的电流和电压相对于温度的曲线图。
参照图4，存储器装置10a包括单元阵列100a、读取电路300a和参考电阻器RREF。如上面参照图1所述，单元阵列100a从读取电路300a接收第一读取电流IREAD1和第二读取电流IREAD2，读取电路300a从第一读取电流IREAD1获得第一读取电压VREAD1，并从第二读取电流IREAD2获得参考电压VREF。
单元阵列100a包括包含多个存储器单元M1至Mn(n为大于1的整数)的第一列110a，并且第一列110a的多个存储器单元M1至Mn连接至位线BLi和源极线SLi。如上面参照图2所述，多个存储器单元M1至Mn中的每个包括MTJ元件MTJ和单元晶体管CT。此外，如图4所示，在读取操作期间，负电源电压VSS被施加至源极线SLi。在可选的实施例中，VSS是地电压。
单元阵列100a包括包含多个参考单元R1至Rn(n为大于1的整数)的第三列130a，第三列130a的多个参考单元R1至Rn连接至位线BLr和源极线SLr。如图4所示，多个参考单元R1至Rn中的每个参考单元包括单元晶体管CT，不同于存储器单元M1至Mn，省略了MTJ元件MTJ。从其省略MTJ元件MTJ的参考单元可以被称为短单元(short cell)。此外，如图4所示，在读取操作期间，源极线SLr连接到参考电阻器RREF。
在实施例中，参考电阻器RREF在读取操作期间具有通过源极线SLr连接至第三列130a的一端以及被施加负电源电压VSS的一端。参考电阻器RREF具有参考电阻，并在读取操作期间通过源极线SLr接收参考电流IREF。在如上面参照图3所述的实施例中，参考电阻等于平行电阻RP和反平行电阻RAP之间的中间值“(RP+RAP)/2”。不同于被配置为在单元阵列100a中提供电阻的器件(即，MTJ元件MTJ)，在示例性实施例中，参考电阻器RREF使用与MTJ元件MTJ的材料不同的材料(例如，多晶硅(poly-Si))形成以具有恒定的电阻。因此，参考电阻器RREF形成为具有期望的电阻并具有良好的特性，例如，比MTJ元件MTJ对PVT变化更高的不灵敏度。如图4所示，通过源极线SLr接收的参考电流IREF可以等于第二读取电流IREAD2。
读取电路300a通过位线BLi将第一读取电流IREAD1提供至第一列110a，第一读取电流IREAD1从位线BLi通过多个存储器单元M1至Mn以及源极线SLi流至负电源电压VSS。由多条字线WL中的激活的字线WLi选择存储器单元Mi，存储器单元Mi的单元晶体管CT导通使得MTJ电流IMTJ流过存储器单元Mi。另一方面，第一漏电流ILEAK1会由于多条字线WL中的未选择的字线(例如，WL1和WLn)流过每个未选择的存储器单元(例如，M1和Mn)。因此，第一读取电流IREAD1可以由等式1表示：IREAD1＝IMTJ+∑ILEAK1(1)，其中，“∑ILEAK1”表示流过第一列110a中的(n-1)个未被选择的存储器单元(例如，M1和Mn)的第一漏电流ILEAK1之和。
此外，读取电路300a通过位线BLr将第二读取电流IREAD2提供至第三列130a，第二读取电流IREAD2从位线BLr通过多个参考单元R1至Rn和源极线SLr流至参考电阻器RREF。因此，第二读取电流IREAD2可以经过与第一读取电流IREAD1经过的路径相似的路径。在第一列110a的位线BLi和源极线SLi处发生的电压降也会在第三列130a的位线BLr和源极线SLr处发生。因此，可以改善读取操作的可靠性。
由多条字线WL中的激活的字线WLi选择参考单元Ri，参考单元Ri的单元晶体管CT导通使得短电流ISHORT经过参考单元Ri。另一方面，第二漏电流ILEAK2会由于多条字线WL中的去激活的字线(例如，WL1和WLn)而流过每个未选择的参考单元(例如，R1和Rn)。因此，第二读取电流IREAD2可以表示为等式2：IREAD2＝ISHORT+∑ILEAK2(2)，其中，“∑ILEAK2”表示流过第三列130a中的(n-1)个未被选择的参考单元(例如，R1和R2)的第二漏电流ILEAK2之和。
在示例性实施例中，读取电路300a包括电流源电路310和比较器320。电流源电路310产生第一读取电流IREAD1和第二读取电流IREAD2。比较器320将第一读取电压VREAD1与参考电压VREF进行比较以产生比较信号CMP。当选择的存储器单元Mi的MTJ元件MTJ具有平行电阻RP时，第一读取电压VREAD1比参考电压VREF低。当选择的存储器单元Mi的MTJ元件MTJ具有反平行电阻RAP时，第一读取电压VREAD1比参考电压VREF高。因此，可以从比较结果CMP确定选择的存储器单元Mi中存储的数据的值。
由未选择的存储器单元(例如，M1)产生的第一漏电流ILEAK1以及由未选择的参考单元(例如，R1)产生的第二漏电流ILEAK2可以随着温度升高而不同地变化。即使向未选择的存储器单元M1和未选择的参考单元R1中的每个包括的单元晶体管CT施加负电源电压VSS，单元晶体管CT也会随着温度升高而产生漏电流(即，源极-漏极电流)。源极-漏极电流可以随着单元晶体管CT的源极-漏极电压变得更高而增大。如图4所示，第一列110a中的位线BLi和源极线SLi之间的第一电压V1可以由于包括在存储器单元Mi中的MTJ元件MTJ的电阻而具有相对高的值(例如，数百mV)，而第三列130a中的位线BLr和源极线SLr之间的第二电压V2可以由于作为短单元的参考单元Ri而具有相对低的值(例如，数十mV)。因此，在高温下第一漏电流ILEAK1可以比第二漏电流ILEAK2大。此外，由未选择的参考单元(例如，R1和Rn)导致的第二漏电流之和∑ILEAK2可以包括在参考电流IREF中。因此，第二漏电流之和∑ILEAK2可以经过参考电阻器RREF并且促使参考电压VREF的形成。
如图5的上曲线图中的虚线所示，无论由未选择的参考单元(例如，R1和Rn)产生的第二漏电流之和∑ILEAK2如何，经过参考电阻器RREF的参考电流IREF随着温度升高保持第二读取电流IREAD2的大小IREAD。另一方面，如上所述，经过未选择的存储器单元(例如，M1和Mn)的第一漏电流之和∑ILEAK1在第一温度C51或更高的温度下逐渐增大。因此，经过被选择的存储器单元Mi的MTJ电流IMTJ在第一温度C51或更高的温度下逐渐减小。
参照图5的下曲线图，假设包括在选择的存储器单元Mi中的MTJ元件MTJ具有比平行电阻RP高的反平行电阻RAP，在第一温度C51或更低的温度下，第一读取电压VREAD1可以比参考电压VREF高，第一读取电压VREAD1和参考电压VREF之间的电压差ΔV可以比比较器320的输入电压裕度大。由于参考电流IREF随着温度升高而保持恒定，因此，参考电压VREF也可以随着温度升高而保持恒定。另一方面，由于经过被选择的存储器单元Mi的MTJ电流IMTJ在第一温度C51或更高的温度下逐渐减小，因此第一读取电压VREAD1也可以在第一温度C51或更高的温度下逐渐下降。因此，第一读取电压VREAD1和参考电压VREF之间的电压差ΔV可以在第一温度C51或更高的温度下逐渐减小，并且在第二温度C52下，第一读取电压VREAD1甚至可以比参考电压VREF低。结果，在第一温度C51或更高的温度下，在读取电路300a的读取操作中会发生错误。尽管在上面已经参照图4和图5描述了由温度变化导致的漏电流，但是漏电流可以由于其他因素(例如，压力和电压变化)发生并也可以在读取操作中导致错误。
图6是根据发明构思的示例性实施例的执行读取操作的存储器装置10b的框图。图7示出了根据发明构思的示例性实施例的图6的电流和电压相对于温度的曲线图。与图4的存储器装置10a相比，图6的存储器装置10b还包括补偿电路400b，并且单元阵列100b还包括包含多个截止单元F1至Fn的第二列120b。在下面对图6和图7的描述中，将省略与图4和图5中的描述相同的描述。
参照图6，存储器装置10b包括单元阵列100b、读取电路300b、补偿电路400b和参考电阻器RREF。单元阵列100b从读取电路300b接收第一读取电流IREAD1和第二读取电流IREAD2并从补偿电路400b接收第二读取电压VREAD2。
单元阵列100b包括第一列110b、第二列120b和第三列130b。第二列120b包括多个截止单元F1至Fn(n为大于1的整数)，第二列120b的多个截止单元F1至Fn连接至位线BLf和源极线SLf。如图6所示，负电源电压VSS被施加到源极线SLf。与存储器单元(例如，M1)类似，多个截止单元F1至Fn中的每个包括MTJ元件MTJ以及单元晶体管CT，单元晶体管CT具有被施加负电源电压VSS的栅极。因此，多个截止单元F1至Fn中的每个与未选择的存储器单元(例如，M1)具有相同的结构。
补偿电路400b可以从读取电路300b接收第三读取电流IREAD3。在实施例中，第三读取电流IREAD3与第一读取电流IREAD1和/或第二读取电流IREAD2具有相同的大小。补偿电路400b可以基于第三读取电流IREAD3产生第二读取电压VREAD2，并将第二读取电压VREAD2提供到第二列120b的位线BLf。在实施例中，第二读取电压VREAD2具有与第一读取电压VREAD1基本相同的大小，第二列120b的位线BLf和源极线SLf之间的第三电压V3具有与第一列110b的位线BLi和源极线SLi之间的第一电压V1基本相同的大小。可以通过电压产生器(未示出)提供电压V1至V3。因此，经过第二列120b的多个截止单元F1至Fn中的每个的第三漏电流ILEAK3可以与经过第一列110b的多个存储器单元M1至Mn中的未选择的存储器单元(例如，M1和Mn)中的每个的第一漏电流ILEAK1具有基本相同的大小。如在这里使用的，经过多个截止单元F1至Fn的第三漏电流之和∑ILEAK3可以被称为模拟漏电流。模拟漏电流∑ILEAK3可以具有与第一漏电流之和∑ILEAK1基本相同的大小。在实施例中，由于第一列110b中的未选择的存储器单元的数量为(n-1)，因此第二列120b仅包括(n-1)个截止单元。
补偿电路400b产生与模拟漏电流∑ILEAK3具有相同大小的补偿电流ICOM并用作配置为撤回补偿电流ICOM的电流汇。如图6所示，补偿电路400b可连接至参考电阻器RREF并从第二读取电流IREAD2撤回补偿电流ICOM。因此，经过参考电阻器RREF的参考电流IREF可以由等式3表示：IREF＝IREAD2-ICOM＝IREAD2-∑ILEAK3(3)。
参照图7的上曲线图，如上面参照图5所述，经过未选择的存储器单元(例如，M1和Mn)的第一漏电流之和∑ILEAK1可以在第一温度C71或更高的温度下逐渐增大。因此，经过被选择的存储器单元Mi的MTJ电流IMTJ可以在第一温度C71或更高的温度下逐渐减小。如图7所示，由于第一漏电流之和∑ILEAK1在第一温度C71或更高的温度下逐渐增大，因此模拟漏电流∑ILEAK3也可以增大。因此，与MTJ电流IMTJ类似，经过参考电阻器RREF的参考电流IREF可以在第一温度C71或更高的温度下逐渐减小。
参照图7的下曲线图，假设包括在存储器单元Mi中的MTJ元件MTJ具有比平行电阻RP高的反平行电阻RAP，第一读取电压VREAD1在第一温度C71或更低的温度下可以比参考电压VREF高出电压差ΔV那么多。由于经过被选择的存储器单元Mi的MTJ电流IMTJ在第一温度C71或更高的温度下逐渐减小，因此，第一读取电压VREAD1也可以在第一温度C71或更高的温度下逐渐降低。此外，由于经过参考电阻器RREF的参考电流IREF在第一温度C71或更高的温度下逐渐减小，因此，参考电压VREF也可以在第一温度C71或更高的温度下逐渐降低。因此，即使在第一温度C71或更高的温度下也可以保持第一读取电压VREAD1和参考电压VREF之间的电压差ΔV。结果，可以防止上面参照图5所述的读取操作中的错误。
图8是根据发明构思的示例性实施例的图1的补偿电路400的等效电路图。如上面参照图6所述，图8的补偿电路400'接收第三读取电流IREAD3并将第二读取电压VREAD2提供至第二列120'。此外，补偿电路400'可以从外部撤回与模拟漏电流∑ILEAK3具有相同大小的补偿电流ICOM。如图8所示，补偿电路400'包括模拟电阻器REMU、电压缓冲器401和可变电流源402。包括截止单元的第二列120'可以表示为具有根据温度的可变电阻的等效电阻器REQ。在下文中，将参照图6描述图8。
第三读取电流IREAD3经过模拟电阻器REMU到达负电源电压VSS，与第一读取电压VREAD1对应的电压可以被施加到电压缓冲器401。模拟电阻器REMU可以具有落入由存储器单元Mi的MTJ元件MTJ表现出的电阻的范围内的电阻。在实施例中，模拟电阻器REMU的电阻范围为平行电阻RP至反平行电阻RAP。在实施例中，模拟电阻器REMU的电阻等于平行电阻RP和反平行电阻RAP之间的中间值“(RP+RAP)/2”。在实施例中，如下面参照图10所述，为了模拟高温下的降低的第一读取电压VREAD1，模拟电阻器REMU被配置为在高温下具有减小的电阻。
电压缓冲器401可以具有高输入阻抗并输出第二读取电压VREAD2，第二读取电压VREAD2与由第三读取电流IREAD3和模拟电阻器REMU产生的电压具有相同的大小。如图8所示，可以提供第二读取电压VREAD2，电压缓冲器401可以由于第二列120'的等效电阻器REQ而输出模拟漏电流∑ILEAK3。
在实施例中，可变电流源402用作电流汇并产生与由电压缓冲器401输出的模拟漏电流∑ILEAK3具有相同大小的电流，使得产生补偿电流ICOM。如上面参照图5和图7所述，当由包括在第二列120'中的截止单元导致的漏电流随着温度升高而增大时，即，当等效电阻器REQ的电阻减小时，模拟漏电流∑ILEAK3可以增大，补偿电流ICOM也可以由于可变电流源402而增大。
图9是根据发明构思的示例性实施例的图1的补偿电路400的示例的电路图。如上面参照图8所述，图9的补偿电路400”接收第三读取电流IREAD3并产生模拟漏电流∑ILEAK3和补偿电流ICOM。如图9所示，补偿电路400”包括电压缓冲器410、模拟电阻器电路420、第一电流镜430和第二电流镜440。在补偿电路400”中，除了模拟电阻器电路420之外的组件，即，电压缓冲器410、第一电流镜430和第二电流镜440，可以被统称为转换电路。根据示例性实施例，图1的补偿电路400包括与图9的补偿电路400”中的电路不同并执行与图8的等效电路相同的功能的电路。在下文中，将参照图6描述图9。
电压缓冲器410接收第三读取电流IREAD3并产生第二读取电压VREAD2。电压缓冲器410将接收的第三读取电流IREAD3提供至模拟电阻器电路420，对连接至模拟电阻器电路420的节点N的电压进行缓冲，并将缓冲的电压作为第二读取电压VREAD2输出。如图9所示，电压缓冲器410包括各自的栅极彼此连接的第一晶体管T1和第二晶体管T2。第一晶体管T1可以具有接收第三读取电流IREAD3的漏极、连接到漏极的栅极以及连接到模拟电阻器电路420的源极。第二晶体管T2可以具有连接至第一电流镜430的漏极、连接至第一晶体管T1的栅极的栅极以及输出第二读取电压VREAD2的源极。
模拟电阻器电路420包括第三晶体管T3和模拟电阻器REMU。如上面参照图8所述，模拟电阻器REMU可以具有由存储器单元Mi的MTJ元件MTJ表现出的电阻的范围内的电阻。第三晶体管T3可以具有连接至电压缓冲器410的漏极、被施加偏置电压VBIAS的栅极以及连接至模拟电阻器REMU的源极。在实施例中，模拟电阻器REMU的电阻与MTJ元件MTJ中的一个相同。
第一电流镜430连接至电压缓冲器410，可以从第一电流镜430提供在电压缓冲器410将第二读取电压VREAD2提供到第二列120b时产生的模拟漏电流∑ILEAK3。因此，第一电流镜430可以产生与模拟漏电流∑ILEAK3具有相同大小的电流IX，并将电流IX提供到第二电流镜440。如图9所示，第一电流镜430包括具有彼此连接的各自的栅极的第四晶体管T4和第五晶体管T5。第四晶体管T4可以具有被施加正电源电压VDD的源极、连接至电压缓冲器410的漏极以及连接至漏极的栅极。第五晶体管可以具有被施加正电源电压VDD的源极、连接至第四晶体管T4的栅极的栅极以及连接至第二电流镜440的漏极。
第二电流镜440从第一电流镜430接收与模拟漏电流∑ILEAK3具有相同大小的电流IX，并从外部撤回与电流IX具有相同大小的补偿电流ICOM。如图9所示，第二电流镜440包括具有彼此连接的各自的栅极的第六晶体管T6和第七晶体管T7。第六晶体管T6可以具有连接至第一电流镜430的漏极、连接至漏极的栅极以及被供应负电源电压VSS的源极。第七晶体管T7可以具有被配置为从外部撤回补偿电流ICOM的漏极、连接至第六晶体管T6的栅极的栅极以及被供应有负电源电压VSS的源极。在实施例中，第七晶体管T7与参考电阻器(例如，图6中的RREF)相邻设置以缩短补偿电流ICOM移动的路径并减小路径上的电压降。
图10是根据发明构思的示例性实施例的包括在图1的补偿电路400中的模拟电阻器电路的电路图。具体地，图10的模拟电阻器电路420'可以取代图9的电路图中的模拟电阻器电路420。与图9的模拟电阻器电路420相比，图10的模拟电阻器电路420'还可以包括与模拟电阻器REMU并联连接的第二晶体管T32。在下面对图10的描述中，将省略与图9中相同的描述。将参照图6和图9描述图10。
模拟电阻器电路420'包括第一晶体管T31、第二晶体管T32和模拟电阻器REMU。第二晶体管T32可以包括连接至模拟电阻器REMU的漏极以及被施加负电源电压VSS的栅极和源极。即，第二晶体管T32处于截止状态。为了产生与第一读取电压VREAD1对应的第二读取电压VREAD2，第二晶体管T32模拟第一列110b中的未选择的存储器单元(例如，M1和Mn)。如上面参照图5和图7所述，由于第一读取电压VREAD1在高温下会下降，因此，由第二晶体管T32在高温下产生的漏电流可以用于产生与第一读取电压VREAD1相似的在高温下递减的第二读取电压VREAD2。在实施例中，第二晶体管T32具有比第一晶体管T31更大的尺寸(即，沟道宽度)。在实施例中，不同于图10中所示，第二晶体管T32的漏极连接至第一晶体管T31的漏极。在实施例中，模拟电阻器电路420'还包括类似于第二晶体管T32的连接至节点的至少一个其他晶体管(即，与模拟电阻器REMU并联连接的至少一个晶体管)。
图11A至图11D是示出根据发明构思的示例性实施例的存储器装置的布局的平面图。具体地，图11A至图11D示出了存储器装置的布局，在存储器装置中不同地设置包括截止单元的截止单元列以及配置为使用截止单元列产生补偿电流的补偿电路。在下面对图11A至图11D的描述中，将省略重复的描述。
参照图11A，存储器装置11a包括单元阵列、行解码器和读取电路，行解码器和读取电路与单元阵列相邻地设置。行解码器可以产生施加到沿行方向(即，横向方向)延伸的字线的电压，而读取电路将读取电流施加到沿列方向(即，纵向方向)延伸的位线并检测位线的电压。在实施例中，如图11A所示，单元阵列包括位于与邻近行解码器的侧表面相反的侧表面上的截止单元列。此外，如图11A所示，补偿电路在读取电路的侧表面上与截止单元列相邻设置。
参照图11B，在实施例中，在存储器装置11b中，单元阵列包括设置在邻近行解码器的侧表面上的截止单元列，并且补偿电路设置为与截止单元列和读取电路相邻设置。此外，参照图11C，在实施例中，在存储器装置11c中，截止单元列位于单元阵列中间，补偿电路在读取电路中间与截止单元列相邻设置。
参照图11D，在实施例中，存储器装置11d包括多个单元阵列，所述多个单元阵列中的每个包括截止单元列。如图11D所示，存储器装置11d包括第一单元阵列CA1至第四单元阵列CA4，第一单元阵列CA1至第四单元阵列CA4中的每个可以被称为堆(bank)。此外，存储器装置11d包括位于第一单元阵列CA1至第四单元阵列CA4中的第一行解码器RD1和第二行解码器RD2以及第一读取电路RC1和第二读取电路RC2。例如，如图11D所示，第一单元阵列CA1包括位于与邻近第一行解码器RD1的侧表面相反的侧表面上的截止单元列，补偿电路与截止单元列相邻设置。在包括多个单元阵列的集成电路(IC)中，截止单元列和补偿电路可以位于与图11D中示出的区域不同的区域中，例如，如图11A至图11C所示。
图12是根据发明构思的示例性实施例的操作电阻式存储器装置的方法的流程图。具体地，图12的流程图示出了电阻式存储器装置的读取操作。例如，可以通过图1的存储器装置10来执行图12的方法。在下文中，将参照图1描述图12。
在操作S200中，执行提供读取电流的操作。例如，读取电路300产生具有相同大小的第一读取电流IREAD1、第二读取电流IREAD2和第三读取电流IREAD3，并将第一读取电流IREAD1、第二读取电流IREAD2和第三读取电流IREAD3提供到单元阵列100和/或补偿电路400。下面将参照图13描述操作S200的示例。
在操作S400中，执行提供补偿电流的操作。例如，补偿电路400使用包括多个截止单元F1至Fn的第二列120来产生补偿电流ICOM以补偿由包括多个存储器单元M1至Mn的第一列110中的未选择的存储器单元(例如，M1和Mn)产生的漏电流。下面将参照图14来描述操作S400的示例。
在操作S600中，执行将读取电压与参考电压进行比较的操作。例如，通过第一读取电流IREAD1和第一列110产生第一读取电压VREAD1，通过参考电流IREF和参考电阻器(例如，图6的RREF)产生参考电压VREF。尽管第一读取电压VREAD1会由于未选择的存储器单元(例如，M1和Mn)的漏电流而在高温下下降，但是参考电压VREF也可以由于参考电流IREF因在操作S400中产生的补偿电流ICOM减小而在高温下下降。因此，即使在高温下也可以保持参考电压VREF和第一读取电压VREAD1之间的电压差，并且可以防止读取操作中的错误。
图13是根据发明构思的示例性实施例的图12的操作S200的示例的流程图。如上面参照图12所述，在图13的操作S200'中，执行提供读取电流的操作。如图13所示，操作S200'包括多个操作S220、S240和S260。可以并行执行多个操作S220、S240和S260中的至少两个。在下文中，将参照图6描述图13。
在操作S220中，执行将第一读取电流IREAD1提供到存储器单元的操作。例如，读取电路300b通过位线BLi将第一读取电流IREAD1提供到包括多个存储器单元M1至Mn的第一列110b。第一读取电流IREAD1的一部分(例如，∑ILEAK1)经过未选择的存储器单元(例如，M1和Mn)，而第一读取电流IREAD1的剩余部分(例如，IMTJ)可以经过选择的存储器单元Mi。
在操作S240中，执行将第二读取电流IREAD2提供到参考单元的操作。例如，读取电路300b通过位线BLr将第二读取电流IREAD2提供到包括多个参考单元R1至Rn的第三列130b。第二读取电流IREAD2通过多个参考单元R1至Rn以及源极线SLr流至参考电阻器RREF。
在操作S260中，执行将第三读取电流IREAD3提供到补偿电路的操作。例如，读取电路300b可以将与第一读取电流IREAD1和/或第二读取电流IREAD2具有相同大小的第三读取电流IREAD3提供到补偿电路400b，第三读取电流IREAD3可以用于补偿电路400b以产生补偿电流ICOM。
图14是根据发明构思的示例性实施例的图12的操作S400的示例的流程图。如上面参照图12所述，在图14的操作S400'中，执行提供补偿电流的操作。如图14所示，操作S400'包括多个操作S420、S440和S460。在下文中，将参照图6描述图14。
在操作S420中，执行产生第二读取电压VREAD2以及将第二读取电压VREAD2提供到截止单元的操作。例如，补偿电路400b基于第三读取电流IREAD3产生与第一读取电压VREAD1对应的第二读取电压VREAD2。补偿电路400b将第二读取电压VREAD2提供到包括多个截止单元F1至Fn的第二列120b以产生与由第一列110b产生的第二漏电流之和∑ILEAK2对应的模拟漏电流∑ILEAK3。
在操作S440中，执行从由截止单元导致的电流产生补偿电流ICOM的操作。例如，通过使用电流镜，补偿电路400b产生与通过提供第二读取电压VREAD2产生的漏电流(即，模拟漏电流∑ILEAK3)具有相同大小的补偿电流ICOM。
在操作S460中，执行从第二读取电流IREAD2撤回补偿电流ICOM的操作。例如，补偿电路400b可以用作被配置为撤回补偿电流ICOM的电流汇。补偿电路400b可以从第二读取电流IREAD2撤回补偿电流ICOM使得被补偿的参考电流IREF经过参考电阻器RREF。
图15是根据发明构思的示例性实施例的包括存储器装置32的存储器系统30的框图。如图15所示，存储器系统30可以与主机40通信并包括控制器31和存储器装置32。
存储器系统30和主机40彼此通信的接口50可以使用电信号和/或光信号。接口50可以被实现为串行高级技术附件(SATA)接口、高速SATA(SATA-E)接口、串行附接小型计算机系统接口(串行附接SCSI或SAS)、高速外围组件互连(PCI-E)接口、高速非易失性存储器(NVM-E)接口、高级主机控制器接口(AHCI)或其组合，但发明构思不限于此。
在实施例中，存储器系统30与主机40可拆卸地结合并与主机40通信。作为电阻式存储器的存储器装置32可以是非易失性存储器，存储器系统30可以被称为存储系统。例如，存储器系统30可以实现为固态驱动器或固态硬盘(SSD)、嵌入式SSD(eSSD)、多媒体卡(MMC)或嵌入式多媒体卡(eMMC)，但是发明构思不限于此。
控制器31可以响应于通过接口50从主机40接收的请求来控制存储器装置32。例如，控制器31可以响应于写入请求而将与该写入请求一同接收的数据写入，或者响应于读取请求而将存储在存储器装置32中的数据提供到主机40。
存储器系统30可以包括至少一个存储器装置32，存储器装置32可以包括存储器单元、参考单元和截止单元。存储器单元和参考单元均可以包括如图6所示的可变电阻元件。如上所述，在读取包括在存储器装置32中的存储器单元的操作中，可以补偿由未选择的存储器单元导致的漏电流的影响。因此，无论PVT变化如何，都可精确读取存储在存储器单元中的值。结果，可以提高存储器系统30的操作速度和操作可靠性。
图16是根据发明构思的示例性实施例的包括存储器装置的片上系统(SoC)60的框图。SOC 60可以指集成计算系统或另一电子系统的组件的IC。例如，包括SoC 60的应用处理器(AP)可以包括处理器和其他功能组件。如图16所示，SoC 60可以包括核61、数字信号处理器(DSP)62、图形处理单元(GPU)63、嵌入式存储器64、通信接口65和存储器接口66。SOC 60的组件可以通过总线67彼此通信。
核61可处理命令并控制包括在SOC 60中的组件的操作。例如，核61可以处理一系列命令，驱动操作系统(OS)，并在OS上执行应用程序。DSP 62可以处理数字信号，例如从通信接口65提供的数字信号，并产生有用的数据。GPU 63可以基于从嵌入式存储器64或存储器接口66提供的图像数据来产生用于通过显示装置输出的图像的数据或将图像数据编码。
嵌入式存储器64可以存储操作核61、DSP 62和GPU 63所需的数据。嵌入式存储器64可以包括根据发明构思的示例性实施例的电阻式存储器装置。因此，无论PVT变化如何，嵌入式存储器64可以精确地读取存储在存储器单元中的值。结果，可以提高存储器系统30的操作速度和操作可靠性。嵌入式存储器64可以具有改善的可靠性。
通信接口65可以为通信网络或一对一通信提供接口。存储器接口66可以为SoC 60的外部存储器(例如动态随机存取存储器(DRAM)和闪存)提供接口。
图17示出了根据发明构思的示例性实施例的执行读取操作的存储器装置10c的框图。存储器装置10c包括行解码器200、单元阵列100c和可以包含在单元阵列100c内的截止单元120c。单元阵列100c还包括存储器单元110c和参考单元130c。单元阵列100c还可以包括感测放大器320a，感测放大器320a在第二字线WL<1>被激活以从对应的存储器单元读取时从参考单元130c接收参考电压VREF并从存储器单元110c接收输入电压VIN。例如，第一电压(例如，1.8伏)可以被施加到字线以选择用于读取的给定的存储器单元，而其他存储器单元由于第二电压(例如，0伏)被施加到其对应的字线(例如，WL<0>、WL<1023>)而保持未被选择。电压感测放大器的输出可以用于确定存储在选择的存储器单元中的值。
存储器装置10c还包括补偿电路400c以补偿由参考单元130c产生的漏电流。补偿电路400c包括接收电源电压VSS的第一NMOS晶体管N1，其中，第一NMOS晶体管N1的栅极将截止电压VOFFSET提供到连接在电源电压VSS和参考电阻器RREF之间的第二NMOS晶体管N2的栅极。补偿电路400c还包括模拟电阻器电路420、第三NMOS晶体管N3和第四NMOS晶体管N4。补偿电路400c经由位线连接到截止单元120c。在图17中，“poly”表示多晶硅。
电源电压VDD18被从包括第一PMOS晶体管P1和第二PMOS晶体管P2的读取偏置电路供应至补偿电路400c。第一PMOS晶体管P1连接在接收电源电压VDD18的节点和连接至输出输入电压VIN的放大器320a的输入端的节点之间。第二PMOS晶体管P2连接在接收电源电压VDD18的节点和连接至输出参考电压VREF的放大器320b的输入端的节点之间。
补偿电路400c还包括第三PMOS晶体管P3、第四PMOS晶体管P4和第五PMOS晶体管P5。读取偏置电压VREAD_BIAS被施加到第一PMOS晶体管P1至第三PMOS晶体管P3的栅极。第四PMOS晶体管P4和第五PMOS晶体管P5可以起到电流镜的作用。
图18示出了根据发明构思的示例性实施例的执行读取操作的存储器装置10d的框图。存储器装置10d包括行解码器200、单元阵列100d和可以包含在单元阵列100d内的截止单元120d。单元阵列100d还包括存储器单元110d和参考单元130d。单元阵列100d还可以包括感测放大器320b，感测放大器320b在第二字线WL<1>被激活以从对应的存储器单元读取时从参考单元130d接收第一读取电压并从存储器单元110d接收第二读取电压。
存储器装置10d还包括补偿电路400d以补偿通过参考单元130d产生的漏电流。补偿电路400d包括接收电源电压VSS的第一NMOS晶体管N1，其中，第一NMOS晶体管N1的栅极将信号提供到连接在电源电压VSS和参考电阻器RREF之间的第二NMOS晶体管N2的栅极。补偿电路400d经由位线连接到截止单元120d。在图18中，“poly”表示多晶硅。
第三NMOS晶体管N3存在于感测放大器320b的第一输入端和从存储器单元110d接收读取电压的节点之间。第四NMOS晶体管N4存在于感测放大器320b的第二输入端和从参考单元130d接收读取电压的节点之间。
补偿电路400d还包括接收电源电压VDD18的第四PMOS晶体管P4、接收电源电压VDD18的第五PMOS晶体管P5以及连接至截止单元120d的第六NMOS晶体管N6。第四PMOS晶体管P4和第五PMOS晶体管P5可以起到电流镜的作用。
电压缓冲器500将偏置电压VBIAS施加至第三NMOS晶体管N3、第四NMOS晶体管N4和第六NMOS晶体管N6。电压缓冲器500可以包括电流源、缓冲器、第七NMOS晶体管以及具有与可变电阻元件MTJ的范围相同的范围中的电阻的电阻器。
本领域普通技术人员将理解的是，在不脱离发明构思的精神和范围的情况下可以对所公开的实施例做出形式和细节上的各种改变。

Claims (25)

1.一种电阻式存储器装置，所述电阻式存储器装置包括：
多条字线；
多个参考单元，其中，每个参考单元连接至字线中的一条；
多个第一电阻式存储器单元，其中，每个第一电阻式存储器单元连接至字线中的一条；
多个第二电阻式存储器单元，保持在截止状态；
读取电路，配置为在第一电阻式存储器单元中的一个被选择为执行读取操作时，将第一读取电流提供至第一电阻式存储器单元并将第二读取电流提供至参考单元；以及
补偿电路，配置为基于由第二电阻式存储器单元产生的第一漏电流，从参考单元撤回补偿电流，以补偿由未被选择的第一电阻式存储器单元产生的第二漏电流。
2.如权利要求1所述的电阻式存储器装置，
其中，第一电阻式存储器单元和第二电阻式存储器单元中的每个以及参考单元中的每个包括单元晶体管，第一电阻式存储器单元和第二电阻式存储器单元中的每个还包括可变电阻元件，
其中，第一电阻式存储器单元中的每个以及参考单元中的每个的单元晶体管的栅极连接至字线中的一条，并且
其中，第二电阻式存储器单元中的每个的单元晶体管的栅极连接至接收恒定电压的节点。
3.如权利要求2所述的电阻式存储器装置，所述电阻式存储器装置还包括行解码器，所述行解码器配置为将第一电压施加到连接至被选择的一个第一电阻式存储器单元的字线并将第二电压施加到剩余的字线，其中，恒定电压为第二电压，第一电压和第二电压彼此不同。
4.如权利要求3所述的电阻式存储器装置，其中，第一电压使被选择的一个第一电阻式存储器单元的单元晶体管导通，第二电压使未被选择的第一电阻式存储器单元的单元晶体管截止并使第二电阻式存储器单元的单元晶体管截止。
5.如权利要求1所述的电阻式存储器装置，其中，读取电路通过将基于第二读取电流的参考电压与基于第一读取电流的第一读取电压进行比较来执行读取操作，其中，存储在被选择的一个第一电阻式存储器单元中的值是从所述比较的输出得到的。
6.如权利要求2所述的电阻式存储器装置，所述电阻式存储器装置还包括连接在参考单元和接收恒定电压的节点之间的参考电阻器，其中，参考电阻器通过信号线连接至补偿电路，所述信号线使补偿电路从参考单元撤回补偿电流。
7.如权利要求6所述的电阻式存储器装置，其中，可变电阻元件具有代表逻辑0的第一电阻和代表逻辑1的不同的第二电阻，参考电阻器的电阻为第一电阻和第二电阻的平均值。
8.如权利要求1所述的电阻式存储器装置，其中，补偿电路包括：
电压缓冲器；
模拟电阻器电路，连接至电压缓冲器；
第一电流镜，连接至电压缓冲器；以及
第二电流镜，连接至第一电流镜并配置为产生补偿电流。
9.如权利要求8所述的电阻式存储器装置，其中，模拟电阻器电路包括模拟电阻器，所述模拟电阻器具有由与可变电阻元件类型相同的电阻器表现出的范围内的电阻。
10.如权利要求9所述的电阻式存储器装置，其中，模拟电阻器电路包括：
模拟电阻器；以及
第一晶体管，连接在电压缓冲器和模拟电阻器之间。
11.如权利要求10所述的电阻式存储器装置，其中，模拟电阻器电路还包括与模拟电阻器并联连接的第二晶体管。
12.如权利要求1所述的电阻式存储器装置，其中，第一电阻式存储器单元布置在第一列中，第二电阻式存储器单元布置在第二列中，第一列位于行解码器和第二列之间。
13.如权利要求1所述的电阻式存储器装置，其中，第一电阻式存储器单元布置在第一列中，第二电阻式存储器单元布置在第二列中，第二列位于行解码器和第一列之间。
14.如权利要求1所述的电阻式存储器装置，其中，第一电阻式存储器单元布置在第一列中，第二电阻式存储器单元布置在第二列中，第二列位于第一列和第三列之间，所述第三列包括连接至字线的另外的多个电阻式存储器单元。
15.一种电阻式存储器装置，所述电阻式存储器装置包括：
多条字线；
多个参考单元，其中，每个参考单元连接至字线中的一条；
多个第一电阻式存储器单元，其中，每个第一电阻式存储器单元连接至字线中的一条；
多个第二电阻式存储器单元，保持在截止状态；
读取电路，配置为在第一电阻式存储器单元中的一个被选择为执行读取时，将第一读取电流提供到第一电阻式存储器单元并将第二读取电流提供到参考单元；以及
补偿电路，配置为基于来自第二电阻式存储器单元的第一漏电流将补偿电流提供到参考单元，以补偿由未被选择的第一电阻式存储器单元产生的第二漏电流。
16.如权利要求15所述的电阻式存储器装置，其中，第一读取电流的大小与第二读取电流的大小相同。
17.如权利要求15所述的电阻式存储器装置，其中，读取电流通过将基于第二读取电流的参考电压与基于第一读取电流的第一读取电压进行比较来执行读取，其中，存储在被选择的第一电阻式存储器单元中的值是从所述比较的输出得到的。
18.如权利要求15所述的电阻式存储器装置，其中，每个参考单元包括连接在接收第二读取电流的第一位线和第一源极线之间的单元晶体管。
19.如权利要求18所述的电阻式存储器装置，所述电阻式存储器装置还包括将第一源极线连接至补偿电路以接收补偿电流的信号线。
20.如权利要求18所述的电阻式存储器装置，其中，第一电阻式存储器装置中的每个包括连接在第二位线和在读取期间接收第一电源电压的第二源极线之间的可变电阻元件和单元晶体管。
21.如权利要求20所述的电阻式存储器装置，其中，第二电阻式存储器单元中的每个包括连接在连接至补偿电路的第三位线与接收第一电源电压的第三源极线之间的可变电阻元件和单元晶体管。
22.如权利要求21所述的电阻式存储器装置，其中，第二电阻式存储器单元中的每个单元晶体管的栅极接收第一电源电压。
23.如权利要求22所述的电阻式存储器装置，其中，补偿电路包括：
电流镜，接收第二电源电压；以及
第一开关晶体管，连接在电流镜和第三位线之间。
24.如权利要求23所述的电阻式存储器装置，其中，读取电路包括：
感测放大器；
第二开关晶体管，连接在感测放大器的第一输入端子和第一源极线之间；以及
第三开关晶体管，连接在感测放大器的第二输入端子和第二源极线之间。
25.如权利要求24所述的电阻式存储器装置，所述电阻式存储器装置还包括将偏置电压提供至第一开关晶体管、第二开关晶体管和第三开关晶体管的栅极的电压缓冲器。
CN201811484691.1A 2018-05-10 2018-12-06 包括参考单元的电阻式存储器装置 Pending CN110473578A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2018-0053928 2018-05-10
KR1020180053928A KR102476355B1 (ko) 2018-05-10 2018-05-10 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법
US16/130,358 US10453532B1 (en) 2018-05-10 2018-09-13 Resistive memory device including reference cell and method of operating the same
US16/130,358 2018-09-13

Publications (1)

Publication Number Publication Date
CN110473578A true CN110473578A (zh) 2019-11-19

Family

ID=68242132

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811484691.1A Pending CN110473578A (zh) 2018-05-10 2018-12-06 包括参考单元的电阻式存储器装置

Country Status (3)

Country Link
US (1) US10453532B1 (zh)
KR (1) KR102476355B1 (zh)
CN (1) CN110473578A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112863572A (zh) * 2019-11-28 2021-05-28 华邦电子股份有限公司 具有自终止控制功能的电阻内存以及自终止控制方法
CN113257322A (zh) * 2021-06-21 2021-08-13 上海亿存芯半导体有限公司 读取电路及非易失性存储器

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102510497B1 (ko) * 2018-09-17 2023-03-16 삼성전자주식회사 누설 전류를 감소시키기 위한 메모리 장치
KR20200038346A (ko) * 2018-10-02 2020-04-13 삼성전자주식회사 누설 전류 보상 장치 및 반도체 메모리 장치
US11081157B2 (en) 2018-12-11 2021-08-03 Micron Technology, Inc. Leakage compensation for memory arrays
US10937494B2 (en) * 2019-02-15 2021-03-02 Arm Limited Increasing current to memory devices while controlling leakage current
US11031059B2 (en) * 2019-02-21 2021-06-08 Sandisk Technologies Llc Magnetic random-access memory with selector voltage compensation
US11139012B2 (en) * 2019-03-28 2021-10-05 Samsung Electronics Co., Ltd. Resistive memory device having read currents for a memory cell and a reference cell in opposite directions
JPWO2021009607A1 (zh) * 2019-07-12 2021-01-21
DE102020109378A1 (de) 2020-04-03 2021-10-07 Infineon Technologies Ag Leseschaltung für Resistive-Change-Speicher
US11145382B1 (en) * 2020-05-11 2021-10-12 Nxp Usa, Inc. Non-volatile memory with a well bias generation circuit
KR20210150226A (ko) 2020-06-03 2021-12-10 삼성전자주식회사 가변 레퍼런스 저항을 포함하는 메모리 장치 및 그것의 교정 방법
US11295811B2 (en) * 2020-08-27 2022-04-05 Micron Technology, Inc. Increase of a sense current in memory
US11211107B1 (en) 2020-09-01 2021-12-28 Avalanche Technology, Inc. Magnetic memory read circuit and calibration method therefor
US11289142B2 (en) 2020-09-01 2022-03-29 Avalanche Technology, Inc. Nonvolatile memory sensing circuit including variable current source
KR20220139507A (ko) * 2021-04-07 2022-10-17 삼성전자주식회사 메모리 셀의 크기에 따른 최적의 읽기 전류를 생성하는 메모리 장치
TWI796203B (zh) * 2022-04-18 2023-03-11 華邦電子股份有限公司 判決電路、記憶體裝置及其週邊電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050548A1 (en) * 2004-09-06 2006-03-09 Samsung Electronics Co., Ltd. Semiconductor memory device capable of compensating for leakage current
US20060227598A1 (en) * 2003-04-21 2006-10-12 Nec Corporation Magnetic random access memory using improved data read out method
CN104681090A (zh) * 2013-12-03 2015-06-03 三星电子株式会社 控制单元晶体管的接口状态提高感测界限的电阻存储装置
US20160125937A1 (en) * 2014-10-30 2016-05-05 SK Hynix Inc. Semiconductor integrated circuit device including a leakage current sensing unit and method of operating the same
US20160125940A1 (en) * 2014-10-30 2016-05-05 SK Hynix Inc. Semiconductor integrated circuit device including a leakage current sensing unit and method of operating the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6317376B1 (en) 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
KR100587694B1 (ko) * 2005-02-16 2006-06-08 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
JP4890016B2 (ja) * 2005-03-16 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP5410082B2 (ja) 2008-12-12 2014-02-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置
CN103262414B (zh) * 2010-11-19 2016-03-02 惠普发展公司，有限责任合伙企业 用于切换阵列中的忆阻器件的方法和电路
US9165629B2 (en) 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
WO2015132980A1 (en) 2014-03-07 2015-09-11 Akira Katayama Memory device
US9583183B2 (en) * 2014-09-26 2017-02-28 Sandisk Technologies Llc Reading resistive random access memory based on leakage current
US9460797B2 (en) 2014-10-13 2016-10-04 Ememory Technology Inc. Non-volatile memory cell structure and non-volatile memory apparatus using the same
TWI688951B (zh) * 2014-10-30 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置
US9390793B1 (en) * 2015-03-20 2016-07-12 Sandisk Technologies Llc Leakage current compensation with reference bit line sensing in non-volatile memory
KR102358564B1 (ko) 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060227598A1 (en) * 2003-04-21 2006-10-12 Nec Corporation Magnetic random access memory using improved data read out method
US20060050548A1 (en) * 2004-09-06 2006-03-09 Samsung Electronics Co., Ltd. Semiconductor memory device capable of compensating for leakage current
CN104681090A (zh) * 2013-12-03 2015-06-03 三星电子株式会社 控制单元晶体管的接口状态提高感测界限的电阻存储装置
US20160125937A1 (en) * 2014-10-30 2016-05-05 SK Hynix Inc. Semiconductor integrated circuit device including a leakage current sensing unit and method of operating the same
US20160125940A1 (en) * 2014-10-30 2016-05-05 SK Hynix Inc. Semiconductor integrated circuit device including a leakage current sensing unit and method of operating the same
CN106205682A (zh) * 2014-10-30 2016-12-07 爱思开海力士有限公司 包括漏电流感测单元的半导体集成电路设备及其操作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112863572A (zh) * 2019-11-28 2021-05-28 华邦电子股份有限公司 具有自终止控制功能的电阻内存以及自终止控制方法
CN112863572B (zh) * 2019-11-28 2024-04-12 华邦电子股份有限公司 具有自终止控制功能的电阻内存以及自终止控制方法
CN113257322A (zh) * 2021-06-21 2021-08-13 上海亿存芯半导体有限公司 读取电路及非易失性存储器

Also Published As

Publication number Publication date
US20190348118A1 (en) 2019-11-14
KR102476355B1 (ko) 2022-12-09
US10453532B1 (en) 2019-10-22
KR20190129384A (ko) 2019-11-20

Similar Documents

Publication Publication Date Title
CN110473578A (zh) 包括参考单元的电阻式存储器装置
CN105702284B (zh) 具有独立感测电路的半导体存储器件以及相关感测方法
CN103050148B (zh) 阻变存储装置、布局结构及其感测电路
US9378815B2 (en) Resistive memory device capable of increasing sensing margin by controlling interface states of cell transistors
JP5575243B2 (ja) メモリブロック・スイッチングを改善した半導体メモリ
KR101986335B1 (ko) 보상 저항성 소자를 포함하는 저항성 메모리 장치
US10431277B2 (en) Memory device
TWI550608B (zh) 存取基於電阻式儲存元件之記憶體胞元陣列之技術
CN107799133A (zh) 感测放大器、存储装置及包括其的系统
CN103811052B (zh) 阻变存储器件及其驱动方法
JP2004103174A (ja) 半導体記憶装置
US9824736B1 (en) Memory device
CN110491431A (zh) 校准参考电阻器的电阻式存储器装置
JP5091969B2 (ja) 半導体記憶装置
KR20130027840A (ko) 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
US10777255B2 (en) Control signal generator for sense amplifier and memory device including the control signal generator
US20110305067A1 (en) Semiconductor memory device in which resistance state of memory cell is controllable
JP2014086125A (ja) 抵抗式メモリのためのセンスアンプ内の書き込みドライバ及びその動作方法
CN103971725A (zh) 基于电阻的随机存取存储器
US8670269B2 (en) Resistive memory device and method of writing data using multi-mode switching current
CN113053433B (zh) 半导体存储装置
US20200098411A1 (en) Semiconductor memory device
JP2021140851A (ja) 半導体記憶装置
JP2024038840A (ja) メモリデバイスのフォーミング方法
TW202411993A (zh) 記憶體裝置之形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination