KR20100115805A - 네트워크 온 칩 방법들, 장치들, 및 시스템들을 갖는 메모리 디바이스 - Google Patents

네트워크 온 칩 방법들, 장치들, 및 시스템들을 갖는 메모리 디바이스 Download PDF

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KR20100115805A
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조에 엠. 제델로
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마이크론 테크놀로지, 인크.
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Abstract

프로세서 모듈, 상기 프로세서 모듈 위 또는 아래에 배치되고, 복수의 라우팅 요소들을 포함하는 인터페이스 디바이스, 상기 인터페이스 디바이스 위 또는 아래에 배치되고, 메모리 디바이스 및 상기 인터페이스 디바이스 중 적어도 하나 내에 제공된 비아들 내에 제공된 복수의 인터커넥트들을 사용하여 상기 인터페이스 디바이스에 결합되는 복수의 메모리 어레이들을 포함하는 적어도 하나의 메모리 디바이스를 포함할 수 있는 것들과 같은 장치, 방법 및 시스템들이 제공된다. 게다가, 상기 인터페이스 디바이스는 상기 복수의 라우팅 요소들 및 상기 인터커넥트들을 사용하여 상기 복수의 메모리 어레이들을 상기 프로세서 모듈에 통신적으로 결합시킬 수 있다.

Description

네트워크 온 칩 방법들, 장치들, 및 시스템들을 갖는 메모리 디바이스{MEMORY DEVICE WITH NETWORK ON CHIP METHODS, APPARATUS, AND SYSTEMS}
관련 출원
본 특허 출원은 본원에 참조로 병합되어 있는 2008년 2월 19일자로 출원된 미국 출원 제12/033,684호를 기초로 우선권을 주장한다.
개인용 컴퓨터(personal computer)들, 워크스테이션(workstation)들, 컴퓨터 서버(computer server)들, 메인프레임(mainframe)들, 그리고 프린터(printer)들, 스캐너(scanner)들과 하드 디스크 드라이브(hard disk drive)들을 포함하는 다른 컴퓨터 관련 장비와 같은 많은 전자 디바이스들은 낮은 전력 소모를 발생시키도록 시도하면서, 큰 데이터 저장 능력을 제공하는 메모리 디바이스들을 사용한다. 상기의 디바이스들에서 사용하는데 매우 적합한 하나의 유형의 메모리 디바이스는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)이다.
메모리 디바이스들의 더 큰 용량에 대한 요구가 지속적으로 상승하는 동시에, 칩 크기 한도들이 이러한 메모리 디바이스들의 용량을 제한한다. 개별적인 메모리 셀들의 컴포넌트(component)들에 의해 점유되는 표면적이 꾸준하게 감소되어, 게이트 지연(gate delay)들이 감소되는 것과 함께 반도체 기판 상의 메모리 셀들의 팩킹 밀도(packing density)가 증가될 수 있게 된다. 디바이스 표면적의 축소는 제조 수율을 감소시킬 뿐만 아니라, DRAM 디바이스들 내의 다수의 뱅크(bank)들을 다른 디바이스들과 접속시키는데 사용되는 인터커넥트(interconnect)들의 복잡성을 증가시킬 수 있다. 추가적으로, 소형화 동안, 인터커넥트 지연들 뿐만 아니라, 게이트 지연들이 스케일링(scaling)되지 않는다.
본 발명의 다양한 실시예들이 다음의 도면들을 참조하여 이하에 상세히 기술된다.
도 1은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 블록도.
도 2는 본 발명의 일부 실시예들에 따른 메모리 디바이스의 상면도.
도 3은 본 발명의 일부 실시예들에 따른 도 1에 도시된 메모리 시스템의 사시도.
도 4는 본 발명의 일부 실시예들에 따른 도 1에 도시된 시스템과 유사한 시스템의 단면도.
도 5a는 본 발명의 다양한 실시예들에 따른 도 1에 도시된 메모리 시스템에서 사용된 명령 패킷(command packet)의 데이터 구조를 도시한 도면.
도 5b는 본 발명의 다양한 실시예들에 따른 도 1에 도시된 메모리 시스템에서 사용된 데이터 패킷의 데이터 구조를 도시한 도면.
도 6은 본 발명의 일부 실시예들에 따른 도 3에 도시된 시스템의 동작 방법의 흐름도.
도 7은 본 발명의 일부 실시예들에 따른 프로세서 모듈(processor module)에 결합된 메모리 시스템을 도시한 개략도.
메모리들의 표면적 감소 및 결과적인 패킹 밀도 증가는 메모리 어레이(memory array)들의 수평 피처 크기(horizontal feature size)를 감소시킴으로써 성취될 수 있다. 이것은 두드러지게 3-차원인 메모리 어레이들을 형성하여, 상기 메모리 어레이들이 일반적으로 기판의 표면을 가로질러 확장되는 것 이외에, 수직적으로 기판 내 및 위로 확장되도록 함으로써 다양한 실시예들에서 성취될 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 메모리 시스템(100)의 블록도이다. 메모리 시스템(100)은 메모리 디바이스들(110, 120)에 결합된 인터페이스 디바이스(interface device)(150), 및 프로세서 모듈(160)을 포함한다. 일부 실시예들에서, 인터페이스 디바이스(150)는 서로 인터커넥트되는 라우팅 요소(routing element)들(153, 154, 155, 156, 157, 158 및 159)을 포함한다. 일부 실시예들에서, 인터페이스 디바이스(150)는 또한 DRAM 제어기(151) 및 플래시 제어기(Flash controller)(152)를 포함한다. 일부 실시예들에서, DRAM 제어기(151)는 논 페이지 모드 제어기(non page mode controller)를 포함한다. 일부 실시예들에서, DRAM 제어기(151)는 메모리 명령 버스 최적화(memory command bus optimization)를 가지고 있는 비순차적 명령 큐(out of order command queue)를 포함한다. 일부 실시예들에서, DRAM 제어기(151)는 프로그래밍 가능할 수 있고, 메모리 테스팅(memory testing)을 원조하기 위하여 빌트-인 셀프 테스트(Built-in Self Test: BIST)를 포함할 수 있다.
인터페이스 디바이스(150)는 메모리 Z-비아(Z-via)들(135 및 145) 각각을 통하여 제공되는 인터커넥션(interconnection)들을 사용하여 메모리 디바이스들(110, 120)에 결합된다. 메모리 Z-비아들은 수직 인터커넥트들이 메모리 디바이스(110, 120)를 부분적으로 또는 완전히 통과하도록 하여, 메모리 디바이스 내에 위치된 특정 메모리 어레이 위 및 아래에 놓이는 메모리 어레이들 사이의 커넥티비티(connectivity)를 허용하는 메모리 디바이스(110, 120) 내에 제공되는 개구들이다. 일부 실시예들에서, 메모리 Z-비아들(135, 145) 내의 인터커넥트들은 128-비트 데이터 버스들이다. 일부 실시예들에서, 프로세싱 모듈(160)은 프로세서 Z-비아들(172, 174, 176 및 178) 각각을 사용하여 라우팅 요소들(153, 155, 156 및 158)에 결합되는 프로세서들(162, 164, 166 및 168)을 포함한다. 일부 실시예들에서, 프로세싱 모듈(160)은 범용 프로세서 또는 주문형 반도체(Application Specific Integrated Circuit: ASIC)를 포함한다. 일부 실시예들에서, 프로세싱 모듈(160)은 단일-코어 프로세서(single-core processor) 및/또는 다중-코어 프로세서(multiple-core processor)를 포함할 수 있다.
일부 실시예들에서, 메모리 디바이스(110)는 메모리 어레이들(110-1, 110-2, 110-3 및 110-4)을 포함하고, 각각의 메모리 어레이는 로우(row)들 및 컬럼(column)들에 논리적으로 배열되는 메모리 셀들을 갖는다. 유사하게, 일부 실시예들에서, 메모리 디바이스(120)는 메모리 어레이들(120-1, 120-2, 120-3 및 120-4)을 포함하고, 각각의 메모리 어레이는 로우들 및 컬럼들에 논리적으로 배열되는 메모리 셀들을 갖는다. 인터페이스 디바이스(150)는 메모리 디바이스들(110 및 120) 내의 선택된 메모리 어드레스(memory address)들에 메모리 명령들을 제공한다. 일부 실시예들에서, 메모리 디바이스들(110, 120)은 동적 랜덤 액세스 메모리(DRAM) 디바이스들을 포함한다. 일부 실시예들에서, 인터페이스 디바이스들(150)은 DRAM 시퀀싱(DRAM sequencing)을 수행하도록 구성되는 회로를 포함한다.
일부 실시예들에서, 인터페이스 디바이스(150)는 메모리 디바이스(110 및 120)에 사용되는 DRAM의 유형을 기반으로 하여 에러 레이트(error rate)들을 제어하기 위하여 리프레시 방식(refresh scheme)을 구현하도록 구성된다. 판독 및 재기록을 위한 활성화 펄스(activation pulse) 및 원래 상태를 표시하는 프리차지 펄스(precharge pulse)가 메모리 어드레스 상에서 작동하는 자동 리프레시 시퀀스(auto refresh sequence) 동안 명령 디코더(command decoder)로부터 공급되고, 클록 신호(clock signal)가 DRAM에 인가된다. 데이터의 손실을 피하기 위하여, DRAM(동적 랜덤 액세스 메모리)들의 메모리 셀들이 정기적으로 판독되고 나서, 이들의 콘텐트(content)들이 재기록되어야 하는데, 이는 메모리 셀들의 "리프레시"라고 칭해진다. 일부 실시예들에서, 인터페이스 디바이스(150)는 메모리 디바이스들(110 및 120) 각각의 특정 신호 특성들을 기반으로 하여 에러 레이트들을 제어하기 위하여 리프레시 방식을 동작시키도록 구성된다.
일부 실시예들에서, 인터페이스 디바이스(150)는 메모리 디바이스들(110 및 120) 내에 포함되는 복수의 메모리 어레이들 상에서 불량 셀 복구 방식을 동작시키도록 구성된다. 일부 실시예들에서, 인터페이스 디바이스(150)는 프로그래밍 가능하고, 자신에 인접하게 배치된 메모리 다이(memory die)의 유형을 기반으로 하여 동작하도록 구성된다. 일부 실시예들에서, 인터페이스 디바이스(150)는 복수의 메모리 어레이들(110-1, 110-2, 110-3 및 110-4) 상에서 불량 셀 복구 방식을 동작시키도록 구성된다. 일부 실시예들에서, 인터페이스 디바이스(150)는 메모리 디바이스들(110 및 120)의 테스팅 및 진단 분석에 사용되는 테스트 패턴 신호(test pattern signal)을 발생시키도록 구성되는 패턴 발생기를 포함한다.
일부 실시예들에서, 인터페이스 디바이스(150)는 인터커넥션 디바이스 및 I/O 드라이버(I/O driver)의 역할을 한다. 일부 실시예들에서, 인터페이스 디바이스(150)는 I/O 패드(I/O pad)들, 지연 고정 루프(Delayed-Locked Loop: DLL) 회로, 그리고 판독 및 기록 포인터(read and write pointer)들, 저장, 및 제어 논리를 제공하는 선입선출(First In First Out:FIFO) 회로와 같은, DRAM 다이들 내에 존재하는 통상적인 기능적 블록들을 포함한다. DRAM 다이들로부터 인터페이스 디바이스(150) 내로 이러한 기능적 블록들을 전달하는 것은 DRAM의 저장 에어리어(storage area)를 증가시키도록 한다.
일부 실시예들에서, 인터페이스 디바이스(150)는 도 3에 도시된 쓰루 웨이퍼 인터커넥트(Through Wafer Interconnect: TWI)와 같은 독립적인 인터커넥트들을 갖는 32개의 상이한 메모리 디바이스들(여러 메모리 어레이들을 각각 가짐: 다른 수들의 디바이스들이 가능함)에 결합된다. 일부 실시예들에서, 인터페이스 디바이스(150)는 최종 사용자 애플리케이션(end user application)을 기반으로 하여 상이한 유형들의 인터커넥션을 제공하도록 구성되는 TWI 세트에 결합된다. 일부 실시예들에서, TWI(321) 세트는 메모리 어레이들(110-1 및 110-2) 내에 제공되는 메모리 Z-비아들(322, 323)을 통과한다. 일부 실시예들에서, TWI는 상이한 유형들의 DRAM 및 인터페이스 디바이스(150) 사이에서 커넥티비티를 제공하도록 구성될 수 있다.
일부 실시예들에서, 인터페이스 디바이스(150)는 각각의 인터커넥트에 대한 최적의 타이밍 레벨(timing level)을 계산하기 위하여 자신(150) 및 DRAM 사이에서 테스트 패턴 신호들을 송신 및 수신하도록 구성된다. 일부 실시예들에서, 인터페이스 디바이스(150)는 외부 시스템 인터커넥션을 제공하는 임의의 수(예를 들어, 8개, 16개, 32개, 64개, 128개, 등)의 I/O 패드들을 가질 수 있다. 일부 실시예들에서, 테스트 패턴 신호들이 인터페이스 디바이스(150)의 I/O 단자들 및 DRAM 사이에서 송신 및 수신되고, 각각의 입/출력 접속에 대한 최적의 타이밍을 계산하기 위하여 트레이닝 알고리즘(training algorithm)이 실행된다.
일부 실시예들에서, 인터페이스 디바이스(150)는 메모리 디바이스들(110, 120) 및 프로세서 모듈(160) 사이의 데이터 통신 동안 에러 검사 및 수정(Error Check and Correction: ECC)을 수행하도록 구성된다.
일부 실시예들에서, 인터페이스 디바이스(150) 내의 DRAM 제어기(151) 및 플래시 제어기(152)는 128-비트 데이터 버스들 상에 신호들을 제공함으로써 메모리 디바이스들(110, 120)을 제어하도록 구성된다. 일부 실시예들에서, Z-비아들(135 및 145) 내에 제공된 데이터 버스들은 128 비트 이외의 폭들을 가질 수 있다. 일부 실시예들에서, 메모리 디바이스들(110, 120)에 제공된 메모리 명령들은 프로그래밍 동작이 Z-비아들(135, 145)을 통과하는 128-비트 데이터 버스들을 사용하여 메모리 디바이스들(110, 120) 내의 메모리 셀들에 데이터를 기록하도록 하고, 판독 동작이 메모리 디바이스들(110, 120) 내의 메모리 셀들로부터 데이터를 판독하도록 하고, 소거 동작이 메모리 디바이스들(110, 120) 내의 메모리 셀들 모두 또는 일부로부터 데이터를 소거하도록 하는 명령들을 포함한다.
일부 실시예들에서, 메모리 디바이스들(110, 120)은 플래시 메모리 디바이스를 포함한다. 일부 실시예들에서, 메모리 디바이스들(110, 120) 내의 메모리 어레이들 내의 메모리 셀들은 NAND 플래시 메모리 배열로 배열될 수 있다. 일부 실시예들에서, 메모리 디바이스들(110, 120) 내의 메모리 어레이들 내의 메모리 셀들은 NOR 플래시 메모리 배열로 배열되는 플래시 메모리 셀들을 포함할 수 있다.
일부 실시예들에서, 메모리 디바이스들(110, 120), 인터페이스 디바이스(150) 및 프로세서 모듈(160)은 동일한 전자 패키지(electronic package)에 포함된다. 일부 실시예들에서, 프로세서 모듈(160)은 메모리 디바이스들(110, 120) 및 메모리 인터페이스(150)와 상이한 패키지에 존재한다.
일부 실시예들에서, 3-차원 방식으로 메모리 디바이스들(110, 120)이 인터페이스 디바이스(150)의 일 측 상에 적층되고, 프로세서 모듈(160)이 인터페이스 디바이스(150)의 타측 상에 위치된다. 일부 실시예들에서, 메모리 어레이들은 표준의 가변 폭 접속으로 인터페이스 디바이스(150)와 인터페이싱할 수 있다. 이것은 상이한 유형들/크기들의 메모리 어레이들이 인터페이스 디바이스(150)에 접속되도록 할 것이다. 일부 실시예들에서, 인터페이스 디바이스의 양측은 비아들의 규칙적인 어레이를 가질 수 있다. 일부 실시예들에서, 비아들의 그룹은 프로세서 모듈(160)에 결합되는데 사용될 수 있는 메모리 채널을 포함할 수 있다. 일부 실시예들에서, 사용자는 소정의 프로세서 모듈에 대하여 몇 개의 메모리 채널들이 바람직한지를 고안할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 메모리 시스템(200)의 상면도이다. 도 1의 메모리 시스템(100)과 유사하거나 동일할 수 있는 메모리 시스템(200)은 메모리 디바이스들(220, 230, 240 및 250)이 배치되는 기판(210)을 포함한다. 일부 실시예들에서, 메모리 디바이스들(220, 230, 240 및 250) 각각은 다수의 메모리 어레이들(260)을 포함할 수 있다. 일부 실시예들에서, 메모리 디바이스들(220, 230, 240 및 250) 각각은 휘발성 메모리 디바이스, 비휘발성 메모리 디바이스, 및 이들 둘의 조합을 포함한다. 예를 들어, 메모리 디바이스들(220, 230, 240 및 250)은 DRAM 디바이스, 정적 랜덤 액세스 메모리(Static Random Access Memory: SRAM) 디바이스, 플래시 메모리 디바이스, 및 이들 메모리 디바이스들의 조합을 포함할 수 있다. 일부 실시예들에서, 기판(260) 위 및 아래에 배치될 수 있는 (도 1에 도시된 인터페이스 디바이스(150), 프로세서 모듈(160)과 같은) 다른 디바이스들을 결합하기 위하여 쓰루 웨이퍼 인터커넥트들을 위한 통로를 제공하는 국소화된 비아들(270)이 메모리 디바이스들(220, 230, 240 및 250) 주위에 제공된다.
도 3은 본 발명의 일부 실시예들에 따른 도 1에 도시된 메모리 시스템과 유사한 메모리 시스템(300)의 사시도를 도시한다. 메모리 시스템(300)은 솔더 볼(solder ball)들(344)의 매트릭스(matrix)를 갖는 기판(310), 인터페이스 디바이스(150), 제 1 메모리 어레이(110-1), 제 2 메모리 어레이(110-2), 제 3 메모리 어레이(120-1), 및 제 4 메모리 어레이(120-2)를 포함한다. 일부 실시예들에서, 제 1 메모리 어레이(110-1)가 제 2 메모리 어레이(110-2) 상에 배치되고, 제 2 메모리 어레이(110-2)가 인터페이스 디바이스(150) 상에 배치된다. 일부 실시예들에서, 제 3 메모리 어레이(120-1)가 제 4 메모리 어레이(120-2) 상에 배치되고, 제 4 메모리 어레이(120-2)가 인터페이스 디바이스(150) 상에 배치된다. 제 1 메모리 어레이(110-1)는 쓰루 웨이퍼 인터커넥트(TWI)들(321)에 결합되고, 상기 TWI들은 이어서 인터페이스 디바이스(150)에 결합된다. 일부 실시예들에서, TWI(321)는 제 2 메모리 어레이(110-2) 내의 비아들(322)의 세트를 통과하여 인터페이스 디바이스(150)와 접속된다. 일부 실시예들에서, TWI(321)는 인터페이스 디바이스(150) 내의 비아들(323)의 세트를 통과하여 기판(310) 내의 디바이스들에 접속된다. 일부 실시예들에서, 제 2 메모리 어레이(110-2)는 접속 핀(connection pin)들(326)을 사용하여 인터페이스 디바이스(150)에 결합된다. 일부 실시예들에서, 접속 핀(330)은 메모리 어레이(120-2)를 인터페이스 디바이스(150)와 통신적으로 결합시키고, TWI(325)는 메모리 어레이(120-1)를 인터페이스 디바이스(150)와 통신적으로 결합시킨다. 일부 실시예들에서, 접속 핀들(332)은 인터페이스 디바이스(150) 내에 임베딩(embedding)된 라우팅 요소들(152 내지 158) 및 기판(160) 내에 임베딩된 (프로세서들(162 내지 168)과 같은) 다른 디바이스들 사이의 통신을 허용한다. 일부 실시예들에서, 기판(160)은 인터페이스 디바이스(150)에 통신적으로 결합되는 회로들을 가지는 회로 보드(circuit board)를 포함할 수 있다.
일부 실시예들에서, 메모리 시스템(300)은 컴퓨터들(예를 들어, 데스크톱(desktop)들, 랩톱(laptop)들, 휴대용 디바이스들, 서버들, 웹 어플라이언스(web appliance)들, 라우팅 요소들, 등), 무선 통신 디바이스들(예를 들어, 셀룰러 전화기들, 코드없는 전화기, 호출기들, 개인용 디지털 보조장치들, 등), 컴퓨터-관련 주변장치들(프린터들, 스캐너들, 모니터들, 등), 엔터테인먼트 디바이스(entertainment device)들(예를 들어, 텔레비전들, 라디오들, 스테레오(stereo)들, 테이프 플레이어들, 콤팩트 디스크 플레이어들, DVD 플레이어들, 비디오 카세트 레코더들, DVD 레코더들, 캠코더(camcoder)들, 디지털 카메라들, MP3(모션 픽처 엑스퍼트 그룹 오디오 레이어 3) 플레이어들, 비디오 게임들, 시계들, 등에 포함될 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 도 1에 도시된 시스템과 유사한 시스템(400)의 단면도를 도시한다. 시스템(400)은 인터페이스 디바이스(150)를 내부에서 가지는 패키지(402), 솔더 볼들(408)의 매트릭스를 사용하여 상기 패키지(402)에 부착되는 프로세서 모듈(406), 및 메모리 디바이스(410)를 포함한다. 일부 실시예들에서, 메모리 디바이스(410)는 메모리 어레이들(410-1, 410-2), 메모리 버퍼(430) 및 메모리 어레이들(410-1, 410-2)을 메모리 버퍼(430)에 접속시키는 TWI(412-1, 412-2)을 포함한다. 일부 실시예들에서, 프로세서 모듈(406)은 프로세서들(162 내지 168)을 포함한다. 일부 실시예들에서, 메모리 디바이스(410)는 110-1, 110-2, 110-3 및 110-4와 유사한 메모리 어레이들을 포함한다. 일부 실시예들에서, 메모리 디바이스(410)는 120-1, 120-2, 120-3 및 120-4와 유사한 메모리 어레이들을 포함한다.
일부 실시예들에서, 인터페이스 디바이스(150)가 프로세서(406) 상에 배치되고, 메모리 디바이스(410)가 인터페이스 디바이스(150) 상에 배치된다. 일부 실시예들에서, 패키지(402)는 회로 보드(403)를 포함할 수 있고, 인터페이스 디바이스(150)가 회로 보드(403) 상에 배치되고, 메모리 디바이스(410)가 인터페이스 디바이스(150) 상에 배치된다. 일부 실시예들에서, 메모리 디바이스(410)는 좁은 고속 버스(420)를 사용하여 프로세서(406)에 결합된다. 일부 실시예들에서, 좁은 고속 버스는 128 GB/s로 데이터를 통신하도록 구성된다. 일부 실시예들에서, 좁은 고속 버스(420)는 판독 데이터에 대한 64 GB/s 및 기록 데이터에 대한 64 GB/s를 갖는 전 이중 통신(full duplex communication)을 제공한다.
일부 실시예들에서, 패키지(402)는 시스템(400)이 다른 디바이스들을 갖는 회로 보드 상에 장착될 수 있도록 하는 솔더 볼들(404)의 매트릭스에 부착된다. 일부 실시예들에서, 메모리 디바이스(410)는 상기 메모리 디바이스(410)를 패키지(402)에 통신적으로 결합시키는데 사용되는 솔더 볼들(414)의 매트릭스에 부착된다.
일부 실시예들에서, 인터페이스 디바이스(150)는 인터커넥션 디바이스 또는 I/O 드라이버의 역할을 한다. 일부 실시예들에서, 인터페이스 디바이스(150)는 I/O 패드들, 지연 고정 루프(DLL) 회로, 그리고 판독 및 기록 포인터들, 저장, 및 제어 논리를 제공하는 선입선출(FIFO) 회로와 같은, DRAM 다이들 내에 존재하는 통상적인 기능적 블록들을 포함한다. DRAM 다이들로부터 인터페이스 디바이스(150) 내로 당업자들에게 널리 공지되어 있는 이러한 기능적 블록들을 전달하는 것은 DRAM의 저장 에어리어를 증가시키도록 할 수 있다.
일부 실시예들에서, 인터페이스 디바이스(150)는 도 4에 도시된 TWI와 같은 독립적인 인터커넥트들을 갖는 32개의 상이한 메모리 디바이스들(여러 메모리 어레이들을 각각 가짐: 다른 수들의 디바이스들이 가능함)에 결합된다. 일부 실시예들에서, 인터페이스 디바이스(150)는 최종 사용자 애플리케이션을 기반으로 하여 상이한 유형들의 인터커넥션을 제공하도록 구성되는 TWI 세트에 결합된다. 일부 실시예들에서, TWI는 DRAM의 독립적인 그룹들 및 인터페이스 디바이스(150) 사이에서 커넥티비티를 제공하도록 구성될 수 있다.
일부 실시예들에서, 인터페이스 디바이스(150)는 각각의 인터커넥트에 대한 최적의 타이밍 레벨을 계산하기 위하여 자신(150) 및 DRAM 사이에서 테스트 패턴 신호들을 송신 및 수신하도록 구성된다. 일부 실시예들에서, 인터페이스 디바이스(150)는 외부 시스템 인터커넥션을 제공하는 임의의 수(예를 들어, 8개, 16개, 32개, 64개, 128개, 등)의 I/O 패드들을 가질 수 있다. 일부 실시예들에서, 테스트 패턴 신호들이 인터페이스 디바이스(150)의 I/O 단자들 및 DRAM 사이에서 송신 및 수신되고, 각각의 입/출력 접속에 대한 최적의 타이밍을 계산하기 위하여 트레이닝 알고리즘이 실행된다.
일부 실시예들에서, 인터페이스 디바이스(150)는 시스템(400) 내에서 전력 관리를 수행하도록 구성되며, 상기 인터페이스 디바이스(150)는 자신(150) 및 메모리 디바이스(410) 사이의 통신에서 에러 비트들의 발생을 방지하는데 충분한 전압으로 동작된다.
일부 실시예들에서, 인터페이스 디바이스(150)는 메모리 디바이스(410) 및 프로세서 모듈(406) 사이의 데이터 통신 동안 에러 검출 및/또는 수정을 수행하도록 구성된다. 일부 실시예들에서, 인터페이스 디바이스(150)는 미리 결정되는 어떤 전압으로 동작하여 에러 비트들의 그 전압에서 발생되지 않도록 함으로써 시스템(400)의 전력 관리를 수행하도록 구성된다.
일부 실시예들에서, 인터페이스 디바이스(150)는 진단 및 빌트 인 셀프-테스트(Built in Self-Test: BIST) 모듈(152)을 포함한다. 일부 실시예에서, BIST 모듈은 인터페이스 디바이스(150) 및 메모리 디바이스(410) 사이에서 결합되는 유지보수 버스(maintenance bus)(154)에 결합된다. 일부 실시예들에서, BIST 모듈은 사용자로부터 수신되는 명령 신호들 및 데이터를 유지보수 버스(154)를 통하여 메모리 디바이스(410)로 송신하도록 구성된다. 일부 실시예들에서, 유지보수 보스(154)는 또한 진단 테스팅의 결과들을 수신하는데 사용된다. 일부 실시예들에서, 진단 및 BIST 모듈(152)은 제어 신호들을 발생시키고, 사용자의 명령들을 실행하기 위하여 사용자 공급된 명령 및 데이터 신호들을 전달한다. 예를 들어, 진단 및 BIST 모듈(152)은 사용자의 명령들 및 데이터에 따라 테스트 패턴을 발생시키기 시작하기 위하여 패턴 발생기 프로그램 또는 하드웨어 모듈을 인보킹(invoking)할 수 있고, 또한 사용자 제공된 메모리 명령들을 메모리 디바이스(410)의 진단 동작을 수행하기 위하여 메모리 디바이스(410)에 인가되는 제어 신호들로의 변환을 위해 시퀀서(sequencer)(156)로 전달할 수 있다.
도 5a는 본 발명의 다양한 실시예들에 따른 도 1에 도시된 메모리 시스템에서 사용되는 명령 패킷의 데이터 구조(500)를 도시한다. 일부 실시예들에서, 사용자는 "판독" 및 "기록" 패킷들을 사용하여 메모리 시스템들(110 및 120)에 인터페이싱할 수 있다. 즉, (예를 들어, DRAM에 대하여) 메모리 디바이스의 실제 동작이 인터페이스 디바이스(150) 뒤에서 가상화된다. 일부 실시예들에서, 메모리 명령들 및 데이터는 별도의 판독 및 기록 채널들(업링크(uplink)들 및 다운링크(downlink)들)을 사용하여 송신된다. 일부 실시예들에서, 데이터 구조(500)는 요청 ID 디지트(request ID digit)들(502), 유효 표시자 디지트(valid indicator digit)들(504), 헤더 디지트(header digit)들(506), 테일 디지트(tail digit)들(508), 명령 디지트들(510), 어드레스 디지트들(512) 및 CRC(주기적 리던던시 코드)/ECC(에러 수정 코드) 디지트들(514)을 포함하는 가변 필드들을 포함한다. 일부 실시예들에서, 요청 ID 디지트들(502)은 명령 디지트들(510)을 송신하는 송신기의 어드레스를 식별하는데 사용된다. 일부 실시예들에서, 요청 ID 디지트들은 송신기로 리턴되는 데이터를 재정렬하는데 사용된다. 일부 실시예들에서, 유효 표시자 디지트들(504)은 전달되는 데이터의 유효성(validity)을 표시하는데 사용된다. 일부 실시예들에서, 헤더 디지트들(506)은 데이터 블록 전달의 시작을 식별하는데 사용되고, 테일 디지트들(508)은 데이터 블록 전달의 종단을 식별하는데 사용된다. 일부 실시예들에서, 명려 비트들은 메모리 디바이스(110, 120)를 판독, 기록 또는 구성하는데 사용된다. 일부 실시예들에서, 어드레스 디지트들(512)은 메모리 디바이스(110, 120) 내의 메모리 위치들로 데이터를 라우팅하기 위한 X, Y 어드레스를 포함하며, 상기 X는 송신 엔티티 어드레스를 나타내고, 상기 Y는 수신 엔티티 어드레스를 나타낼 것이다. 일부 실시예들에서, CRC/ECC 디지트들은 에러 검출 및 수정을 제공하는데 사용된다.
도 5b는 본 발명의 다양한 실시예들에 따른 도 1에 도시된 메모리 시스템에서 사용되는 데이터 패킷의 데이터 구조(520)를 도시한다. 일부 실시예들에서, 데이터 구조(520)는 요청 ID 디지트들(522), 유효 표시자 디지트들(524), 헤더 디지트들(526), 테일 디지트들(528), 데이터 디지트들(530) 및 CRC(주기적 리던던시 코드)/ECC(에러 수정 코드) 디지트들(532)을 포함한다. 일부 실시예들에서, 요청 ID 디지트들(522)은 데이터 디지트들(530)을 송신하는 송신기의 어드레스를 식별하는데 사용된다. 일부 실시예들에서, 유효 표시자 디지트들(504)은 전달되는 데이터 디지트들(530)의 유효성을 표시하는데 사용된다. 일부 실시예들에서, 헤더 디지트들(526)은 데이터 블록 전달의 시작을 식별하는데 사용되고, 테일 디지트들(528)은 데이터 블록 전달의 종단을 식별하는데 사용된다. 일부 실시예들에서, 데이터 디지트 필드(530)에 의해 표현되는 데이터 폭은 32, 64, 128 디지트들 중 어느 하나로 프로그래밍될 수 있다. 일부 실시예들에서, CRC/ECC 디지트들은 에러 검출 및 수정을 제공하는데 사용된다.
일부 실시예들에서, 라우터 요소들은 자신들이 통신적으로 결합되는 메모리 디바이스들의 메모리 범위들을 기반으로 하여 프로그래밍될 수 있다. 일부 실시예들에서, 제 1 패킷은 "종단/테일" 패킷이 도착할 때까지 메모리 시스템 및 인터페이스 디바이스 사이의 접속을 설정한다.
도 6은 본 발명의 일부 실시예들에 따른 도 1 및 도 4에 도시된 시스템의 동작 방법(600)의 흐름도를 도시한다. 602에서, 방법(600)은 프로세서 모듈(160) 내의 복수의 프로세서들 및 인터페이스 디바이스(150) 내의 복수의 라우팅 요소들 사이에서 데이터를 송신 및 수신하는 단계를 포함한다. 604에서, 방법(600)은 인터페이스 디바이스(150) 내의 복수의 라우팅 요소들을 사용하여 적어도 하나의 메모리 디바이스 내의 복수의 메모리 어레이들로 데이터를 라우팅하는 단계를 포함한다. 606에서, 방법(600)은 복수의 메모리 어레이들에 데이터를 저장하는 단계를 포함한다. 일부 실시예들에서, 606에서, 상기 방법은 DRAM 어레이에 데이터를 저장하는 단계를 포함한다. 일부 실시예들에서, 606에서, 상기 방법은 NAND 플래시 어레이에 데이터를 저장하는 단계를 포함한다. 일부 실시예들에서, 606에서, 상기 방법은 NOR 플래시 어레이에 데이터를 저장하는 단계를 포함한다. 608에서, 방법(600)은 인터페이스 디바이스 및/또는 적어도 하나의 메모리 디바이스의 비아들 내에 제공된 복수의 쓰루 웨이퍼 인터커넥트들을 사용하여 복수의 메모리 어레이들로부터 데이터를 검색하는 단계를 포함하고, 상기 인터페이스 디바이스는 적어도 하나의 메모리 디바이스 위 또는 아래에 있고, 적어도 하나의 메모리 디바이스에 결합된다. 610에서, 방법(600)은 복수의 라우팅 요소들 및 인터커넥트들을 사용하여 프로세서 모듈 내의 복수의 프로세서들로 검색된 데이터를 라우팅하는 단계를 포함한다. 일부 실시예들에서, 복수의 프로세서들은 고속 칩간 인터커넥트(high speed chip-to-chip interconnect)(420)를 통하여 메모리 디바이스들(110, 120)과 통신한다. 일부 실시예들에서, 메모리 디바이스들(110, 120)은 또한 유사한 고속 칩간 인터커넥트를 사용하여 서로 결합될 수 있다. 일부 실시예들에서, 고속 칩간 인터커넥트는 128 GB/s로 데이터를 통신하도록 구성된다. 일부 실시예들에서, 고속 칩간 인터커넥트(420)는 판독 데이터에 대한 64 GB/s 및 기록 데이터에 대한 64 GB/s를 갖는 전 이중 통신을 제공한다.
일부 실시예들에서, 인터페이스 디바이스(150)는 복수의 프로세서들 및 자신 사이에서 교환되는 패킷 데이터 내에 저장된 명령들을 기반으로 하여 복수의 라우팅 요소들(151 내지 159)을 사용하여 메모리 디바이스들(110, 120) 내의 복수의 메모리 어레이들을 복수의 프로세서들(162 내지 168)에 통신적으로 결합시키도록 구성된다.
도 7은 본 발명의 일부 실시예들에 따른 프로세서 모듈에 결합된 메모리 시스템을 도시한 개략도(700)를 도시한다. 도 7은 도 4에 도시된 시스템과 유사한 복수의 프로세서 모듈들(406) 및 복수의 메모리 디바이스(410)를 포함하는 시스템(710)을 포함한다. 일부 실시예들에서, 프로세서 모듈들(406)에 인접한 메모리 디바이스들(410)은 좁은 고속 버스(420)를 사용하여 자신에 가장 가까운 프로세서 모듈들(406)에 결합된다. 일부 실시예들에서, 도 7에 도시된 메모리 디바이스들(410)은 구조가 입방체일 수 있고, 좁은 고속 버스(420)를 사용하여 4개의 인접한 입방체 메모리 디바이스들에 결합될 수 있다. 일부 실시예들에서, 좁은 고속 버스(420)는 128 GB/s로 데이터를 통신하도록 구성된다. 일부 실시예들에서, 좁은 고속 버스(420)는 판독 데이터에 대한 64 GB/s 및 기록 데이터에 대한 64 GB/s를 갖는 전 이중 통신을 제공한다.
본원에 개시된 장치들, 시스템들, 및 방법들은 종래의 설계들에 비하여 메모리 어레이들의 더 높은 밀도를 성취하는 것 이외에, 메모리 어레이들에 액세스하는 동안 증가된 속도 및 처리량을 제공할 수 있다. 일부 실시예들에서, 결과적으로, DRAM 다이 크기가 또한 감소된다. 추가적으로, 쓰루 웨이퍼 인터커넥트들의 사용은 많은 수의 인터커넥트들이 더 짧은 거리들을 트래버싱(traversing)하도록 하고, 결과적으로 상기 인터커텍트들에 의해 설정된 각각의 접속의 속도를 개선시킨다. 더구나, 본원에 개시된 장치들, 시스템들 및 방법들은 개선된 패킹 밀도를 갖는 설계들에서 감소된 레이턴시(latency)로 더 많은 대역폭을 취급할 수 있는 메모리 어레이들에 결합된 프로세서들을 제공한다.
본 발명의 일부를 형성하는 첨부 도면들은 주제가 실행될 수 있는 특정 실시예들을 제한이 아니라, 설명으로서 도시한다. 설명된 실시예들은 당업자들이 본원애 개시된 내용들을 실행할 수 있도록 하기 위하여 충분히 상세하게 기술된다. 다른 실시예들이 사용될 수 있고, 설명된 실시예로부터 도출될 수 있어서, 구조적 및 논리적 대체들 및 변화들이 본 명세서의 범위를 벗어남이 없이 행해질 수 있다. 그러므로, 이 상세한 설명은 제한적인 의미에서 취해져서는 안되고, 다양한 실시예들의 범위는 첨부된 청구항들 및 이와 같은 청구항들이 자격을 부여한 등가물들의 전체 범위에 의해서만 정의된다.
특정 실시예들이 본원에 설명 및 기술되었을지라도, 동일한 목적을 성취하기 위해 계산된 배열이 제시된 특정 실시예들을 대체할 수 있다. 본 명세서는 다양한 실시예들의 임의 및 모든 개조들 또는 변화들을 커버하게 된다. 상기 실시예들 및 본원에 구체적으로 기술되지 않은 다른 실시예들의 조합들은 상기 기술을 연구할 시에 당업자들에게 명백할 것이다.
명세서의 요약서는 독자가 기술적 명세서의 특징을 빨리 확인하도록 하는 요약을 필요로 하는 37 C.F.R §1.72(b)를 따르기 위하여 제공된다. 상기 요약서는 청구항들의 범위 또는 의미를 해석 또는 제한하는데 사용되지 않을 것이라는 협약과 함께 제출된다. 상기의 상세한 설명에서, 다양한 특징들은 명세서를 합리화하기 위하여 단일 실시예 내에 함께 그룹화된다. 명세서의 이 방법은 각각의 청구항에서 명백하게 재인용되는 더 많은 특징들을 필요로 한다고 해석되어서는 안된다. 오히려, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 더 적게 발견될 수 있다. 따라서, 다음의 청구항들은 상세한 설명 내로 통합되며, 각각의 청구항은 스스로 별도의 실시예로서 존속한다.
방법들, 장치들, 및 시스템들은 소정의 수평 공간 내에서 메모리 용량을 증가시킬 수 있는 메모리 디바이스 접속 방식들을 개시하였다. 다양한 실시예들은 기판, 상기 기판 상에 배치된 인터페이스 디바이스, 상기 인터페이스 디바이스 상에 배치된 복수의 메모리 어레이들을 가지며 복수의 쓰루 웨이퍼 인터커넥트(TWI)들에 결합되는 제 1 메모리 다이를 포함한다. 다양한 실시예들은 상기 제 1 메모리 다이 상에 배치된 복수의 메모리 어레이들을 가지며 복수의 비아들을 포함하는 제 2 메모리 다이를 포함하며, 상기 복수의 비아들은 복수의 TWI들이 제 2 메모리 다이를 통과하게 하도록 구성된다. 상기 제 2 메모리 다이는 이어서, 제 2 복수의 TWI에 결합될 수 있고, 상기 인터페이스 디바이스는 제 1 및 제 2 복수의 TWI를 사용하여 상기 제 1 메모리 다이 및 상기 제 2 메모리를 통신적으로 결합하는데 사용될 수 있다. 추가적으로, 상기 인터페이스 디바이스는 복수의 쓰루 웨이퍼 인터커넥트들을 사용하여 상기 제 1 메모리 다이 및 제 2 메모리 다이를 복수의 프로세서들과 통신적으로 결합시키는 복수의 라우팅 요소들을 포함한다.
하나 이상의 실시예들은 메모리 디바이스들을 인터커넥트하는 개선된 메커니즘을 제공한다. 더욱이, 본원에 기술된 다양한 실시예들은 메모리 디바이스들 내의 일부 메모리 어레이들의 밀도를 개선시킬 수 있고, 결과적으로, 메모리 디바이스들의 크기를 감소시킬 수 있다.

Claims (26)

  1. 프로세서 모듈 위 또는 아래에 배치되고, 복수의 라우팅 요소들을 포함하는 인터페이스 디바이스;
    상기 인터페이스 디바이스 위 또는 아래에 배치되고, 상기 인터페이스 디바이스 및 메모리 디바이스 중 적어도 하나 내의 비아들 내에 제공된 복수의 인터커넥트들을 사용하여 상기 인터페이스 디바이스에 결합되는 제 1 복수의 메모리 어레이들을 포함하는 적어도 하나의 메모리 디바이스를 포함하며;
    상기 인터페이스 디바이스가 상기 복수의 라우팅 요소들 및 상기 인터커넥트들을 사용하여 상기 제 1 복수의 메모리 어레이들을 상기 프로세서 모듈에 통신적으로 결합시키도록 구성되는, 장치.
  2. 제 1 항에 있어서, 상기 인터페이스 디바이스가 상기 메모리 디바이스에 메모리 명령들을 제공하도록 구성되는 장치.
  3. 제 1 항에 있어서, 제 2 복수의 메모리 어레이들을 포함하는 제 2 메모리 디바이스를 더 포함하는 장치.
  4. 제 3 항에 있어서, 상기 제 1 메모리 디바이스가 상기 제 2 복수의 메모리 어레이들을 상기 인터페이스 디바이스 내의 상기 복수의 라우팅 요소들에 결합시키기 위하여 비아들 내에 제공된 또 다른 복수의 인터커넥트들을 더 포함하는 장치.
  5. 제 4 항에 있어서, 상기 인터페이스 디바이스가 적어도 하나의 DRAM 어레이의 시퀀싱을 수행하도록 구성되는 회로를 포함하는 장치.
  6. 제 1 항에 있어서, 상기 인터페이스 디바이스가 상기 장치의 전력 관리를 수행하도록 구성되고, 상기 인터페이스 디바이스가 에러 비트 발생을 방지하는데 충분한 전압으로 동작하도록 구성되는 장치.
  7. 제 1 항에 있어서, 상기 인터페이스 디바이스가 입/출력 드라이버 회로를 더 포함하는 장치.
  8. 제 1 항에 있어서, 상기 인터페이스 디바이스가 상기 메모리 디바이스에서 사용되는 어레이의 유형을 기반으로 하여 에러 레이트들을 제어하기 위하여 리프레시 방식을 구현하도록 구성되는 장치.
  9. 제 1 항에 있어서, 상기 인터페이스 디바이스가 상기 메모리 디바이스의 신호 특성들을 기반으로 하여 에러 레이트들을 제어하기 위하여 리프레시 방식을 구현하도록 구성되는 장치.
  10. 제 3 항에 있어서, 상기 인터페이스 디바이스가 상기 적어도 하나의 메모리 디바이스 및 상기 프로세서 모듈 사이의 데이터 통신 동안 에러 검사 및 수정(ECC)을 수행하도록 구성되는 장치.
  11. 제 3 항에 있어서, 상기 제 2 복수의 메모리 어레이들이 NAND 플래시 메모리 어레이를 포함하는 장치.
  12. 제 3 항에 있어서, 상기 제 2 복수의 메모리 어레이들이 NOR 플래시 메모리 어레이를 포함하는 장치.
  13. 제 5 항에 있어서, 상기 제 1 및 제 2 복수의 쓰루 웨이퍼 인터커넥트들이 상기 제 1 메모리 디바이스를 포함하는 평면에 대하여 수직 방향으로 확장되는 장치.
  14. 제 3 항에 있어서, 상기 인터커넥트들이 상기 복수의 제 1 및 제 2 메모리 어레이들 및 상기 인터페이스 디바이스를 결합시키는 데이터 버스를 형성하는 쓰루 웨이퍼 인터커넥트들을 포함하는 장치.
  15. 복수의 프로세서들을 포함하는 프로세서 모듈;
    상기 프로세서 모듈 상에 배치되고, 복수의 라우팅 요소들 및 복수의 인터커넥트들을 통과시키도록 적응되는 제 1 복수의 비아들을 포함하는 인터페이스 디바이스;
    상기 인터페이스 디바이스 위 또는 아래에 배치되고, 복수의 DRAM 메모리 어레이들 및 상기 복수의 DRAM 메모리 어레이들을 상기 인터페이스 디바이스에 결합시키기 위하여 상기 복수의 인터커넥트들 중 적어도 하나를 통과시키도록 적응되는 제 2 복수의 비아들을 포함하는 제 1 메모리 디바이스;
    상기 인터페이스 디바이스 위 또는 아래에 배치되고, 복수의 FLASH 메모리 어레이들 및 상기 복수의 FLASH 메모리 어레이들을 상기 인터페이스 디바이스에 결합시키기 위하여 상기 복수의 인터커넥트들 중 적어도 하나를 통과시키도록 적응되는 제 3 복수의 비아들을 포함하는 제 2 메모리 디바이스를 포함하고;
    인터페이스 디바이스 내의 상기 복수의 라우팅 요소들이 상기 복수의 라루팅 요소들을 사용하여 상기 복수의 DRAM 메모리 어레이들 및 상기 복수의 FLASH 메모리 어레이들을 상기 복수의 프로세서들에 통신적으로 결합시키도록 구성되는, 시스템.
  16. 제 15 항에 있어서, 상기 인터페이스 디바이스가 패키지 내의 회로 보드 위에 배치되는 시스템.
  17. 제 15 항에 있어서, 상기 제 1 및 제 2 메모리 디바이스가 상기 복수의 인터커넥트들 중 일부를 사용하여 상기 프로세서 모듈에 결합되는 시스템.
  18. 제 15 항에 있어서, 상기 복수의 라우팅 요소들이 상기 복수의 인터커넥트들을 사용하여 상기 복수의 프로세서들에 결합되는 시스템.
  19. 제 15 항에 있어서, 상기 복수의 라우팅 요소들이 접속 핀들을 사용하여 상기 복수의 프로세서들에 결합되는 시스템.
  20. 제 15 항에 있어서, 상기 프로세서 모듈이 임베딩된 프로세서들을 갖는 기판을 포함하는 시스템.
  21. 제 15 항에 있어서, 상기 프로세서 모듈이 ASIC를 포함하는 시스템.
  22. 제 15 항에 있어서, 상기 프로세서 모듈이 단일-코어 프로세서를 포함하는 시스템.
  23. 제 15 항에 있어서, 상기 프로세서 모듈이 다중-코어 프로세서를 포함하는 시스템.
  24. 프로세서 모듈 위 또는 아래에 배치된 인터페이스 디바이스에서 프로세서 모듈로부터 데이터를 수신하는 단계;
    상기 인터페이스 디바이스 내의 복수의 라우팅 요소들 및 상기 인터페이스 디바이스 및/또는 적어도 하나의 메모리 디바이스의 비아들 내에 제공된 복수의 인터커넥트들을 사용하여 상기 인터페이스 디바이스 위 또는 아래에 배치된 적어도 하나의 메모리 디바이스 내의 복수의 메모리 어레이들로 상기 수신된 데이터를 라우팅하는 단계;
    상기 인터페이스 디바이스 및/또는 상기 적어도 하나의 메모리 디바이스의 비아들 내에 제공된 인터커넥트들을 사용하여 적어도 하나의 메모리 디바이스의 복수의 메모리 어레이들로부터 데이터를 검색하는 단계로서, 상기 인터페이스 디바이스가 상기 적어도 하나의 메모리 디바이스 위 또는 아래에 배치되고 상기 적어도 하나의 메모리 디바이스에 결합되는, 데이터 검색 단계; 및
    상기 복수의 라우팅 요소들 및 상기 인터커넥트를 사용하여 상기 프로세서 모듈로 검색된 데이터를 라우팅하는 단계를 포함하는 방법.
  25. 복수의 프로세서들을 포함하는 프로세서 모듈에 결합되고, 복수의 라우팅 요소들을 포함하고, 상기 복수의 프로세서들 중 적어도 하나로 패킷 데이터를 송신하고 상기 복수의 프로세서들 중 적어도 하나로부터 패킷 데이터를 수신하도록 구성되는 인터페이스 디바이스;
    상기 인터페이스 디바이스 및 메모리 디바이스 중 적어도 하나 내의 비아들 내에 제공된 복수의 인터커넥트들을 사용하여 상기 인터페이스 디바이스에 결합되는 복수의 메모리 어레이들을 포함하고, 상기 인터페이스 디바이스로 데이터를 송신하고 상기 인터페이스 디바이스로부터 데이터를 수신하도록 구성되는 적어도 하나의 메모리 디바이스를 포함하며;
    상기 인터페이스 디바이스가 상기 패킷 데이터에 저장된 명령들을 기반으로 하여 상기 복수의 라우팅 요소들을 사용하여 상기 복수의 메모리 어레이들을 상기 복수의 프로세서들에 통신적으로 결합시키도록 구성되는, 장치.
  26. 전자 패키지 내의 인터페이스 디바이스에서 프로세서 모듈로부터 패킷 데이터를 수신하는 단계;
    상기 패킷 데이터 내에 제공된 어드레스를 기반으로 하여 상기 인터페이스 디바이스 내의 복수의 라우팅 요소들을 사용하여 상기 수신된 패킷 데이터를 라우팅하는 단계;
    상기 패킷 데이터 내에 제공된 메모리 명령들을 기반으로 하여 적어도 하나의 메모리 디바이스의 복수의 메모리 어레이들로부터 저장된 데이터를 검색하는 단계; 및
    상기 복수의 라우팅 요소들을 사용하여 상기 프로세서 모듈로 검색된 저장된 데이터를 라우팅하는 단계를 포함하는 방법.
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