JP5869097B2 - ハイブリッドメモリのためのシステム、方法及び装置 - Google Patents
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Description
本発明の他の態様は、第1サイドを有するパッケージ基板と、前記パッケージ基板に付属するハイブリッドメモリバッファチップであって、プロセッサとのHSIO(High Speed Input/Output)インタフェースをサポートするHSIOロジックと、前記HSIOインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有するハイブリッドメモリバッファチップと、前記パッケージ基板に垂直方向にスタックされ、各メモリタイルがメモリアレイとタイル入出力(IO)ロジックとを有する1以上のメモリタイルと、を有する記憶装置に関する。
本発明の更なる他の態様は、プロセッサと、高速インターコネクトを介し前記プロセッサに接続されるメモリ装置と、を有するシステムであって、前記メモリ装置は、第1サイドを有するパッケージ基板と、前記パッケージ基板の第1サイドに付属するハイブリッドメモリバッファチップであって、プロセッサとのHSIO(High Speed Input/Output)インタフェースをサポートするHSIOロジックと、前記HSIOインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有するハイブリッドメモリバッファチップと、前記ハイブリッドメモリバッファチップに垂直方向にスタックされ、各メモリタイルがメモリアレイとタイル入出力(IO)ロジックとを有する1以上のメモリタイルと、を有するシステムに関する。
フルハイブリッドメモリバッファ300は、部分的にはフルハイブリッドメモリバッファ300のサイズのため、各メモリストレイタム306〜312への電力提供を完全に制御する。例えば、S−to−S(Silicon−to−Silicon)EC(Electrical Connection)の一部は、電力供給ラインである。いくつかの実施例では、S−to−S EC304はソルダバンプを有し、他の実施例では、他の結合技術を有してもよい。S−to−S EC304を介しパッケージ基板302から経由した各ラインがフルハイブリッドメモリバッファ300に到着するため、メモリバッファは、スイッチオンし、ストレイタムのスタックから構成される装置全体、個別のメモリストレイタム、又は可能性としては所与のメモリストレイタム内の各タイルにさえ電力供給する電力ゲーティングスキームを実装してもよい。
102 システムボード
104 CPU
Claims (12)
- 第1サイドを有するパッケージ基板と、
前記パッケージ基板の第1サイドに付属されるハイブリッドメモリバッファチップであって、プロセッサとのHSIO(High Speed Input/Output)インタフェースをサポートするHSIOロジックと、前記HSIOインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有し、前記ハイブリッドメモリバッファチップはパーシャルハイブリッドメモリバッファである、ハイブリッドメモリバッファチップと、
前記ハイブリッドメモリバッファに垂直方向にスタックされる複数のメモリストレイタムのそれぞれにおける複数のメモリタイルであって、各メモリタイルがメモリアレイとタイル入出力(IO)ロジックとを含み、前記複数のメモリストレイタムはベースメモリストレイタムを含み、前記ベースメモリストレイタムの複数のメモリタイルは第1サイドと第2サイドとを含み、前記第2サイドは前記第1サイドの反対であり、前記第1サイドは前記複数のメモリストレイタムの他のメモリストレイタムの複数のメモリタイルに結合され、前記第2サイドは前記パッケージ基板と前記ハイブリッドメモリバッファチップとに対向する、複数のメモリタイルと、
を有するメモリ装置であって、
複数のインターコネクトRDL(Redistribution Layer)ラインが前記ベースメモリストレイタムの複数のメモリタイルの第2サイドに配置され、前記複数のRDLラインが前記ハイブリッドメモリバッファチップに電気的に結合され、
前記ベースメモリストレイタムの各メモリは前記複数のRDLラインの1以上のラインを介し前記ハイブリッドメモリバッファチップに電気的に結合され、前記ハイブリッドメモリバッファチップは前記複数のRDLラインの1以上の更なるラインによって前記パッケージ基板に電気的に結合され、前記ベースメモリストレイタムの各メモリタイルは前記パッケージ基板に直接に電気的に結合されるメモリ装置。 - 前記ハイブリッドメモリバッファチップは、前記複数のメモリストレイタムの第1の複数のスルーシリコンビアを介し前記複数のメモリストレイタムの複数のメモリタイルのそれぞれと電気的に結合され、前記複数のRDLラインのそれぞれは前記第1の複数のスルーシリコンビアの各スルーシリコンビアと結合され、前記パッケージ基板は、第2の複数のスルーシリコンビアを介し前記複数のメモリストレイタムの複数のメモリタイルのそれぞれと電気的に結合される、請求項1記載のメモリ装置。
- 前記パッケージ基板は、前記パーシャルハイブリッドメモリバッファを受けることが可能な凹部を有し、
前記パーシャルハイブリッドメモリバッファは、前記凹部内に配置される、請求項1記載のメモリ装置。 - 第1サイドを有するパッケージ基板と、
前記パッケージ基板に付属するハイブリッドメモリバッファチップであって、プロセッサとのHSIO(High Speed Input/Output)インタフェースをサポートするHSIOロジックと、前記HSIOインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有し、前記ハイブリッドメモリバッファチップはパーシャルハイブリッドメモリバッファである、ハイブリッドメモリバッファチップと、
前記パッケージ基板に垂直方向にスタックされる複数のメモリストレイタムのそれぞれにおける複数のメモリタイルであって、各メモリタイルがメモリアレイとタイル入出力(IO)ロジックとを含み、前記複数のメモリストレイタムはベースメモリストレイタムを含み、前記ベースメモリストレイタムの複数のメモリタイルは第1サイドと第2サイドとを含み、前記第2サイドは前記第1サイドの反対であり、前記第1サイドは前記複数のメモリストレイタムの他のメモリストレイタムの複数のメモリタイルに結合され、前記第2サイドは前記パッケージ基板と前記ハイブリッドメモリバッファチップとに対向する、複数のメモリタイルと、
を有するメモリ装置であって、
複数のインターコネクトRDL(Redistribution Layer)ラインが前記ベースメモリストレイタムの複数のメモリタイルの第2サイドに配置され、前記複数のRDLラインが前記ハイブリッドメモリバッファチップに電気的に結合され、
前記ベースメモリストレイタムの各メモリタイルは前記複数のRDLラインの1以上のラインを介し前記ハイブリッドメモリバッファチップに電気的に結合され、前記ハイブリッドメモリバッファチップは前記複数のRDLラインの1以上の更なるラインによって前記パッケージ基板に電気的に結合され、前記ベースメモリストレイタムの各メモリタイルは前記パッケージ基板に直接に電気的に結合されるメモリ装置。 - プロセッサと、
高速インターコネクトを介し前記プロセッサに接続されるメモリ装置と、
を有するシステムであって、
前記メモリ装置は、
第1サイドを有するパッケージ基板と、
前記パッケージ基板の第1サイドに付属するハイブリッドメモリバッファチップであって、前記ハイブリッドメモリバッファチップはプロセッサとのHSIO(High Speed Input/Output)インタフェースをサポートするHSIOロジックと、前記HSIOインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有し、前記ハイブリッドメモリバッファチップはパーシャルハイブリッドメモリバッファである、ハイブリッドメモリバッファチップと、
前記パッケージ基板に垂直方向にスタックされる複数のメモリストレイタムのそれぞれにおける複数のメモリタイルであって、各メモリタイルがメモリアレイとタイル入出力(IO)ロジックとを含み、前記複数のメモリストレイタムはベースメモリストレイタムを含み、前記ベースメモリストレイタムの複数のメモリタイルは第1サイドと第2サイドとを含み、前記第2サイドは前記第1サイドの反対であり、前記第1サイドは前記複数のメモリストレイタムの他のメモリストレイタムの複数のメモリタイルに結合され、前記第2サイドは前記パッケージ基板と前記ハイブリッドメモリバッファチップとに対向する、複数のメモリタイルと、
を有し、
複数のインターコネクトRDL(Redistribution Layer)ラインが前記ベースメモリストレイタムの複数のメモリタイルの第2サイドに配置され、前記複数のRDLラインが前記ハイブリッドメモリバッファチップに電気的に結合され、
前記ベースメモリストレイタムの各メモリタイルは前記複数のRDLラインの1以上のラインを介し前記ハイブリッドメモリバッファチップに電気的に結合され、前記ハイブリッドメモリバッファチップは前記複数のRDLラインの1以上の更なるラインによって前記パッケージ基板に電気的に結合され、前記ベースメモリストレイタムの各メモリタイルは前記パッケージ基板に直接に電気的に結合されるシステム。 - 前記パッケージ基板は、前記パーシャルハイブリッドメモリバッファを受けることが可能な凹部を有し、
前記パーシャルハイブリッドメモリバッファは、前記凹部内に配置される、請求項5記載のシステム。 - 前記ベースメモリストレイタムの各メモリタイルと前記ハイブリッドメモリバッファチップとを電気的に結合する前記複数のRDLラインのラインは、前記ベースメモリストレイタムの第2サイドと前記ハイブリッドメモリバッファチップとの間で経路となり、前記ハイブリッドメモリバッファチップの各データ、アドレス、クロック及び制御ピンと、前記第1の複数のスルーシリコンビアの各スルーシリコンビアとを結合する、請求項2記載のメモリ装置。
- 前記ハイブリッドメモリバッファチップは、前記複数のメモリストレイタムの第1の複数のスルーシリコンビアを介し前記複数のメモリストレイタムの複数のメモリタイルのそれぞれと電気的に結合され、前記複数のRDLラインのそれぞれは前記第1の複数のスルーシリコンビアの各スルーシリコンビアに結合され、前記パッケージ基板は第2の複数のスルーシリコンビアを介し前記複数のメモリストレイタムの複数のメモリタイルのそれぞれと電気的に結合される、請求項4記載のメモリ装置。
- 前記ハイブリッドメモリバッファチップは、前記複数のメモリストレイタムの第1の複数のスルーシリコンビアを介し前記複数のメモリストレイタムの複数のメモリタイルのそれぞれと電気的に結合され、前記複数のRDLラインのそれぞれは前記第1の複数のスルーシリコンビアの各スルーシリコンビアに結合され、前記パッケージ基板は第2の複数のスルーシリコンビアを介し前記複数のメモリストレイタムの複数のメモリタイルのそれぞれと電気的に結合される、請求項5記載のシステム。
- 前記第1の複数のスルーシリコンビアは前記複数のメモリストレイタムに情報を提供するためのものであり、前記第2の複数のスルーシリコンビアは前記複数のメモリストレイタムに電力を提供するためのものである、請求項2記載のメモリ装置。
- 前記第1の複数のスルーシリコンビアは前記複数のメモリストレイタムに情報を提供するためのものであり、前記第2の複数のスルーシリコンビアは前記複数のメモリストレイタムに電力を提供するためのものである、請求項8記載のメモリ装置。
- 前記第1の複数のスルーシリコンビアは前記複数のメモリストレイタムに情報を提供するためのものであり、前記第2の複数のスルーシリコンビアは前記複数のメモリストレイタムに電力を提供するためのものである、請求項9記載のシステム。
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