TW201604893A - 用於混成記憶體之系統、方法及裝置（二） - Google Patents

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Abstract

本發明之實施例大致上係針對用於混成記憶體之系統、方法及裝置。於一個實施例中，混成記憶體可包括封裝體基體。該混成記憶體也可包括附接至該封裝體基體之第一側之一混成記憶體緩衝器晶片。高速輸入/輸出(HSIO)邏輯組件支援針對一處理器之HSIO介面。該混成記憶體也包括用以支援HSIO介面上之一封包處理協定的封包處理邏輯組件。此外，該混成記憶體也具有垂直堆疊在該混成記憶體緩衝器上之一或多個記憶體片(tile)。

Description

用於混成記憶體之系統、方法及裝置(二) 發明領域
本發明之實施例大致上係有關於積體電路領域，及更明確言之，係有關用於混成記憶體之系統、方法及裝置。
發明背景
記憶體頻寬、電力效率及形狀因子的最佳化之重要性漸增，原因在於記憶體造成未來微處理器系統之顯著瓶頸。常見大部分中央處理器(CPU)系統利用基於動態隨機存取記憶體(DRAM)的龐大記憶體解決辦法來提供容量及頻寬。但DRAM製程技術主要係對容量及成本加以最佳化而犧牲頻寬及電力效率。另一方面，傳統用於CPU之邏輯製程技術係對邏輯密度、電力效率及頻寬加以最佳化，而缺點為本高及記憶體密度低。
依據本發明之一實施例，係特地提出一種記憶體裝置，其包含：一邏輯晶粒，該邏輯晶粒包括用以支援一輸入/輸出(IO)介面與封包處理操作之邏輯組件；及複數個記憶體晶粒堆疊在該邏輯晶粒上，至少一個記憶體晶粒包括一或多個記憶體晶粒部分，一記憶體晶粒部分包括一記憶體陣列與輸入/輸出邏輯組件；其中該邏輯晶粒更包括：內建自我測試(BIST)邏輯組件，用以提供測試該等記憶體晶粒之該等記憶體陣 列，以及動態誤差權宜邏輯組件，用以提供能力來處置出現在該等複數個記憶體晶粒之該一或多個記憶體晶粒部分的該等記憶體陣列中之軟性誤差與硬性誤差。
100‧‧‧電腦系統
102‧‧‧系統板
104‧‧‧中央處理單元、CPU
106、108、110、112‧‧‧核心
114‧‧‧快取記憶體
116‧‧‧混成記憶體裝置
118‧‧‧基體
120‧‧‧混成記憶體緩衝器
122‧‧‧高速輸入/輸出鏈結、高速鏈結、鏈結
124‧‧‧高速輸入/輸出(HS I/O)介面
126‧‧‧記憶體控制器
200‧‧‧記憶體裝置
202、700、704‧‧‧記憶體片
204、306、308、310、312、406、408、410、412、504、506、508、510、602‧‧‧記憶體層
206、300、400‧‧‧混成記憶體緩衝器(HMB)
208‧‧‧記憶體基體
210‧‧‧記憶體片行、行
212‧‧‧記憶體緩衝器(MB)片
214、314、316、322、414、416、428、706、708‧‧‧貫穿矽通孔(TSV)
302、402、502‧‧‧封裝體基體
304‧‧‧矽至基體電連結、S至S EC
318‧‧‧記憶體緩衝器(MB)片網格
320、424、426‧‧‧記憶體片網格
404‧‧‧混成記憶體緩衝器插座、HMB插座
418、514‧‧‧重分配層(RDL)線路
420‧‧‧混成記憶體緩衝器(HMB)-基體耦連
422‧‧‧記憶體層-基體耦連
512‧‧‧焊接凸塊
516‧‧‧打線接合
600‧‧‧掃描鏈邏輯組件
604‧‧‧掃描資料輸入值
606、608、610、612、624、626、628、630‧‧‧FF、正反器
614‧‧‧掃描鏈時鐘、比較器
616‧‧‧頁面位址選擇線
618、636‧‧‧及閘邏輯組件
620‧‧‧頁面位址選通信號
622‧‧‧局部層頁面位址選通信號
632‧‧‧排組I/O選擇信號
634‧‧‧比較器
638‧‧‧排組I/O選通信號
640‧‧‧局部層行位址及I/O選通信號
642‧‧‧掃描資料輸入值
702、800‧‧‧記憶體緩衝器
710、712‧‧‧記憶體陣列
714‧‧‧位址邏輯組件
716、720‧‧‧列解碼器
718、722‧‧‧行解碼器
724、726‧‧‧感測放大器
728、730‧‧‧資料鎖存器
802‧‧‧電壓供應源
804‧‧‧高速I/O介面
806‧‧‧高速資料輸入端
808‧‧‧高速資料輸出端
810‧‧‧異動處理輸入先進先出(FIFO)緩衝器
812‧‧‧異動處理排序邏輯組件
814‧‧‧封包化/解封包化(P/D)邏輯組件
816‧‧‧記憶體層A
818‧‧‧位址貫穿矽通孔
820‧‧‧資料貫穿矽通孔
822‧‧‧控制信號
824‧‧‧控制貫穿矽通孔
826‧‧‧時鐘產生邏輯組件
828‧‧‧時鐘貫穿矽通孔
830‧‧‧掃描鏈起始邏輯組件
832‧‧‧掃描資料
834‧‧‧掃描時鐘
836‧‧‧動態誤差權宜邏輯組件
838‧‧‧誤差檢查及修正(ECC)邏輯組件
840‧‧‧冗餘控制邏輯組件
842‧‧‧多工器(MUX)邏輯組件
844‧‧‧快取行不能作動邏輯組件
846‧‧‧標籤快取記憶體
848‧‧‧適應性電力邏輯組件
850‧‧‧整合型電壓調節器(VR)
852‧‧‧堆疊
854‧‧‧適應性更新邏輯組件
856‧‧‧實施線性回授移位暫存器(LFSR)之內建式自我測試(BIST)邏輯組件、BIST-LFSR邏輯組件
858‧‧‧虛擬頁面緩衝器
900‧‧‧處理器/記憶體控制器
902‧‧‧記憶體次系統
904‧‧‧混成記憶體層
906‧‧‧遠記憶體
1000~1012、1100~1112‧‧‧處理方塊
本發明之實施例係於附圖中之各幅圖舉例說明，而非限制性，圖式中類似的元件符號係指類似的元件。
第1圖為高階方塊圖顯示實施至少一個混成記憶體裝置之一種運算系統之特選的構面。
第2圖顯示混成記憶體裝置之一實施例之進一步細節視圖。
第3A圖顯示含括於一混成記憶體封裝體之層占用區域(strata-footprint)完整混成記憶體緩衝器之一實施例之側視圖。
第3B圖顯示含括於一混成記憶體封裝體之層占用區域完整混 成記憶體緩衝器之一實施例之頂視圖。
第4A圖顯示含括於一混成記憶體封裝體之小占用區域部分混成記憶體緩衝器之一實施例之側視圖。
第4B圖顯示含括於一混成記憶體封裝體之小占用區域部分混成記憶體緩衝器之一實施例之分解側視圖。
第4C圖顯示含括於一混成記憶體封裝體之小占用區域部分混成記憶體緩衝器之一實施例之頂視圖。
第5圖顯示一混成記憶體封裝體之另一實施例之側視圖。
第6圖描述於各記憶體層或記憶體片實施掃描鏈邏輯組件來允許於啟動期間獨立動態定址之一實施例。
第7圖為於混成記憶體裝置之一記憶體片之一實施例之方塊圖。
第8圖為於混成記憶體裝置之該記憶體緩衝器之一實施例之 方塊圖。
第9圖顯示利用混成堆疊記憶體之一種二層級記憶體系統之一實施例。
第10圖為一種利用適應性電力邏輯組件來最佳化輸送至該混成記憶體裝置之電力之處理程序實施例之流程圖。
第11圖為一種利用適應性更新邏輯組件來最佳化輸送至該混成記憶體裝置之電力之處理程序實施例之流程圖。
較佳實施例之詳細說明
實施例大致上係針對用以實施混成記憶體之系統、方法及裝置。
第1圖為高階方塊圖顯示實施至少一個混成記憶體裝置之一種運算系統之特選的構面。
顯示電腦系統100。該電腦系統可為桌上型、伺服器、工作站、膝上型、掌上型、電視機上盒、媒體中心、遊戲機臺、整合型系統(諸如於汽車)、或其它型電腦系統。於若干實施例中，電腦系統100包括一片系統板102(亦即主機板)來將數個組件耦接在一起。舉例言之，系統板102可透過導線線跡及特定介面的使用來耦接各組件。系統板102可輸送電力至所耦接的組件。此外，系統板通訊介面來允許多個組件彼此通訊。
耦接至系統板102的組件包括一或多個中央處理單元(CPU)。雖然於許多實施例可能有許多CPU，第1圖所示實施例中只顯示一個CPU亦即CPU 104以求清晰。CPU 104可為英特爾公司(Intel Corporation)CPU或其它品牌CPU。CPU 104包括一或多個核心。於所示實施例中，CPU 104包括四個核心：核心A(106)、核心B(108)、核心C(110)、及核心D(112)。於其它實施例中，CPU 104可具有大於或小於第1圖所示四個核心之核心 數目。於許多實施例中，各個核心(諸如核心A(106))包括內部功能區塊，諸如一或多個執行單元、報廢單元、通用及特用暫存器之一集合等。若第1圖所示核心為多執行緒或超執行緒，則各個硬體執行緒也可被視為一個核心。
CPU 104也可包括一或多個快取記憶體，諸如快取記憶體114。於圖式中未顯示的許多實施例中，實施快取記憶體114以外的額外快取記憶體，此處在各個核心及記憶體的執行單元間存在有多層級快取記憶體。於不同實施例中，快取記憶體可以不同方式分派。舉例言之，快取記憶體114可為8百萬位元組(MB)快取記憶體、16MB快取記憶體等。此外，於不同實施例中，快取記憶體可為直接對映快取記憶體、全然關聯性快取記憶體、多向集合關聯性快取記憶體，或具有另一型對映之快取記憶體。各個快取記憶體可在個別CPU的全部核心中包括共享的一大部分，或可被分割成數個分開的功能截割片(例如對各個核心有一個截割片)。各個快取記憶體也可包括全部核心中共享的一部分，及屬於每個核心分開的功能截割片之若干其它部分。
於許多實施例中，CPU 104係通訊式耦接一或多個混成記憶體裝置，諸如116。混成記憶體包含垂直堆疊的多個記憶體片布局，且至少部分透過附接在基體上的一混成記憶體緩衝器120而耦接至一基體118。於許多實施例中，一給定記憶體片的基本結構可以是動態隨機存取記憶體(DRAM)之基本結構。
混成記憶體116裝置係透過一高速(HS)輸入/輸出鏈結122(亦即互連結構、匯流排等)而通訊式耦接CPU 104。HS鏈結122係透過高速輸入/輸出(I/O)介面124而通訊式耦接CPU 104。於不同實施例中，CPU 104及混成記憶體116可透過使用PCI-快速介面、全緩衝雙排內嵌式記憶體模組(DIMM)介面、可定標記憶體介面(SMI)、專屬點對點介面，諸如 英特爾公司的快速路徑(QuickPath)技術或其它此等高速介面而通訊。
於許多實施例中，鏈結122可包括其可傳送資料、位址、控制及/或時鐘資訊之一或多個光學導線、金屬導線、或其它導線(亦即線路)。於許多實施例中，該鏈結為包括多條線道(lane)之高速串接介面，各個線道係在CPU與混成記憶體116間傳送封包化資料。
於許多實施例中，CPU 104包括一記憶體控制器126來轉譯橫過高速鏈結122所發送與接收的資訊。記憶體控制器126係耦接至該HS I/O介面124來接取至鏈結122。於圖式中未顯示的其它實施例中，記憶體控制器126可為直接耦接至系統板102之離散式裝置，或可能整合在耦接至系統板102之另一裝置(例如記憶體控制器中樞器)內部。
通常存在於電腦系統100內部之其它裝置並未顯示以求清晰。此等裝置包括一或多個額外CPU、一高效中樞器複合裝置其可允許CPU 104耦接至繪圖及/或通訊次系統。額外組件可包括罩住I/O配接器之一或多個I/O複合器來轉譯CPU與包含I/O裝置(例如大容量儲存裝置、通用串列匯流排(USB)裝置等)之I/O次系統間之通訊。該等I/O裝置中之部分可包括直接記憶體存取(DMA)能力來允許從此種I/O裝置透過DMA異動處理而直接存取混成記憶體116。
第2圖顯示一種混成記憶體裝置之一實施例之進一步細節視圖。
混成記憶體裝置200結構可包含多個記憶體片，諸如記憶體片202。記憶體片202包括至少一個記憶體陣列(亦即在一記憶體片內部之各個陣列係由一網格位元儲存位置組成，各個位置係透過行及列解碼器定址)。一種記憶體片之細節方塊圖顯示於第7圖，容後詳述。
返回參考第2圖，一網格記憶體片組成一單一記憶體層204。於第2圖，記憶體層204係特別以粗線指示，強調在混成記憶體緩衝器 206(耦接至記憶體基體208)上方之單一層級的全部記憶體片。更明確言之，記憶體層可包含於3D空間(3D空間座標系參照顯示於第2圖頂上)於X及Y方向之任何數目的記憶體片之一網格。舉例言之，於第2圖所示實施例中，一記憶體層諸如記憶體層204為X方向6片而Y方向8片，每層共計48片。
於許多實施例中，有若干記憶體層彼此向上堆疊。第2圖中，該堆疊共有8層。顯示在該堆疊底部之混成記憶體緩衝器206可包含若干形式中之一者。第2圖所示形式為層占用區域完整混成記憶體緩衝器，其係涵蓋與堆疊在其頂上之記憶體層等量X、Y方向基體面積(real estate)。於許多其它實施例中，混成記憶體緩衝器包含精簡尺寸部分混成記憶體緩衝器，比較層占用區域，前者利用於X、Y方向之顯著較少空間。部分混成記憶體緩衝器顯示於第4A-4C圖，容後詳述。
有關第2圖所示層占用區域完整混成記憶體緩衝器206，在各記憶體片垂直行，諸如已強調的行X0，Y7(以虛線顯示)下方，駐在一記憶體緩衝器(MB)片，諸如MB片212。一MB片包括對在該MB片所排齊的該特定行之該等記憶體片所利用的緩衝器功能。於許多實施例中，為了存取整行(例如行210)記憶體片，貫穿矽通孔(TSV)，諸如TSV 214集合係採行路由安排通過該行中各層個別層的各個記憶體片。第8圖顯示混成記憶體緩衝器功能區塊之細節方塊圖，本圖細節容後詳述。
於許多不同實施例中，記憶體基體208可包含多種類型基體布局中之一者，但並未描述基體布局之特定實例以求討論的簡明清晰。
第3A圖顯示含括於一混成記憶體封裝體之層占用區域完整混成記憶體緩衝器之一實施例之側視圖。
於若干實施例中，完整混成記憶體緩衝器300係透過S至S EC 304而耦接至封裝體基體302。此外，於若干實施例中，矽至基體(S至S) 電氣連結(EC)，S至S EC 304可包含球柵陣列(BGA)。於圖式中未顯示的其它實施例中，可利用其它類型耦接機構(例如接腳格柵陣列(PGA))。
記憶體層係直接彼此向上堆疊。於第3A圖所示實施例中，該堆疊有四個記憶體層：記憶體層306、308、310及312。於許多實施例中，利用連結材料來將各記憶體層連結至該堆疊上的次一記憶體層。完整混成記憶體緩衝器係透過貫穿矽通孔314及316的使用而耦接至記憶體層之各層。貫穿矽通孔314及316有能力傳輸電力及資訊(亦即個別貫穿矽通孔可從完整混成記憶體緩衝器傳輸資料、位址、時鐘、及控制信號至記憶體層306-312，以及從記憶體層306-312傳輸資料至完整混成記憶體緩衝器)。
完整混成記憶體緩衝器300可全然控制電力的傳輸至記憶體層306-312各者，部分原因在於完整混成記憶體緩衝器300的尺寸。舉例言之，有些矽至基體(S至S)電氣連結(EC)304為電力傳輸線。於若干實施例中，S至S EC 304包含焊接凸塊，但於其它實施例中也可包含其它連結技術。由於採行路由安排從記憶體基體302通過S至S EC 304的各條及每條線路皆係到達完整混成記憶體緩衝器300，故該記憶體緩衝器可實現電力閘控方案，來啟動且供電給包含記憶體層堆疊之整個裝置、給個別記憶體層，或可能甚至給在一給定記憶體層內部的個別記憶體片。
於其它實施例中，完整混成記憶體緩衝器300可包括一整合型電壓調節器(VR)，其可動態修正供給整個裝置或其部分之電壓。傳輸通過記憶體基體302之電壓可源自於位在系統板上的電力輸送次系統，其可包括數個電壓調節器，其各自傳輸電力給跨據該系統板部分之個別電源平面。
第3B圖顯示含括於一混成記憶體封裝體之層占用區域完整混成記憶體緩衝器之一實施例之頂視圖。
第3B圖所示實線網格包含記憶體緩衝器(MB)片(318)之一集合。MB片網格318係從此種觀點顯示來舉例說明各個MB片相對於一行記憶體片的底部記憶體片之配置關係。MB片網格318為完整混成記憶體緩衝器300分隔隔間成該完整混成記憶體緩衝器300所包含之個別記憶體片之頂部俯視圖。
第3B圖所示虛線網格包含於MB片網格318正上方第一層(對應於記憶體層306)的一記憶體片集合。該記憶體片網格320係稍微偏離MB片網格318，特別係顯示彼此垂直堆疊的兩分開網格(通常網格係每片排齊)。
又第3B圖顯示貫穿矽通孔(322)，如前文討論，其提供MB片網格318與記憶體片網格320間傳輸電力及資料的裝置。與記憶體層308、310及312相對應之額外記憶體片網格通常係存在於第3B圖，但圖中未顯示以求清晰。
第4A圖顯示含括於一混成記憶體封裝體之小占用區域部分混成記憶體緩衝器之一實施例之側視圖。
部分混成記憶體緩衝器(HMB)400係位在從封裝體基體402雕刻成的一凹部。該凹部可稱作為部分混成記憶體緩衝器(HMB)插座404。於許多實施例中，記憶體層(亦即記憶體層406、408、410及412)之堆疊係位在HMB 400正上方，但HMB 400並未跨據該堆疊中成行的記憶體片網格的全寬及全長。反而HMB 400係駐在包含該記憶體層堆疊之成行的記憶體片網格的中心。此等實施例中，HMB 400可透過重分配層(RDL)線路或其它類型耦接機構而耦接至貫穿矽通孔(例如TSV 414及416)。
HMB 400有可能比第3A及3B圖所示層狀尺寸記憶體緩衝器更緊密且更低成本，原因在於HMB 400晶片封裝體並無寬度及長度尺寸要求。此外，因HMB 400晶片封裝體並未涵蓋一記憶體層的全寬及全長， 故記憶體層堆疊可從記憶體基體402直接接收電力。
於若干實施例中，部分HMB 400可包括一整合型電壓調節器，其可動態修正供給整個堆記憶體堆疊或其部分之電壓。透過記憶體基體402輸送的電壓可能源自於位在系統板上的電力傳輸次系統，其可包括若干電壓調節器，其各自傳輸電力給跨據系統板之部分的個別電源平面。
第4B圖顯示含括於一混成記憶體封裝體之小占用區域部分混成記憶體緩衝器之一實施例之分解側視圖。
第4B圖包括與第4A圖相同的組件。第4B圖之目的係以分解視圖顯示在不同組件間之特定耦接。於許多實施例中，有重分配層(RDL)線路418耦接HMB 400至貫穿矽通孔(例如TSV 414及416)。RDL線路418可安排路由遍及記憶體堆疊的底側來耦接源自HMB 400頂部的各個資料、位址、時鐘及控制接腳至其個別貫穿矽通孔。於其它實施例中，利用打線接合作為耦接機構替代RDL線路。
於許多實施例中，額外RDL線路形成HMB-基體耦連420。HMB-基體耦連420只是從封裝體基體402傳送資訊及電力至HMB 400可能的多種耦連中之一個實例。於許多實施例中，HMB 400係以封包形式橫過高速鏈結(第1圖之122)發送與接收資訊。
入站(inbound)封包係透過HMB-基體耦連420而至達HMB 400，而出站(outbound)封包係從HMB 400透過HMB-基體耦連420而發送至電腦系統的其它組件。組成HMB-基體耦連420的某些重分配層線路也從封裝體基體402輸送電力給HMB 400。
於圖式中未顯示的另一實施例中，HMB 400可透過在HMB 400底部的耦連點之球柵陣列而耦接封裝體基體。於此一實施例中，HMB插座404包括該陣列之耦連焊球。但此一特定實施例，可能要求在封裝體基體402之非標準電氣路由安排，原因在於HMB插座404基底與基體底部間 之基體較薄之故。
如前文參考第4A圖所述，使用HMB 400允許透過記憶體層-基體耦連422而直接耦接記憶體層堆疊至該封裝體基體402。此一耦連允許從封裝體基體直接傳輸電力至記憶體層堆疊，而非路由通過緩衝器(於第3A及3B圖之記憶體層尺寸緩衝器情況)來輸送電力。電力輸送記憶體層-基體耦連422直接耦接記憶體層406、堆疊中的底記憶體層至基體。然後，透過貫穿矽通孔414及416電力一路輸送至該堆疊的全部記憶體層。再度，雖然第4B圖之記憶體層-基體耦連422乃單一耦連的舉例說明，但實際上於帶有記憶體層堆疊的基體上可有許多此等耦連遍布球柵陣列。
第4C圖顯示含括於一混成記憶體封裝體之小占用區域部分混成記憶體緩衝器之一實施例之頂視圖。
第4C圖所示HMB 400係取中定位在記憶體層堆疊下方來最小化重分配層線路418所要求的長度。於記憶體層堆疊之底記憶體層係藉虛線記憶體片網格424舉例說明。所示記憶體片網格424包括4x4的記憶體片426網格。
HMB 400係透過重分配層線路418而耦接至網格中的各個記憶體片。此等打線接合418係耦接至HMB-耦接TSV 426。此外，網格的各個記憶體片也包括一或多個基體-耦接TSV 428。於許多實施例中，HMB-耦接TSV 426傳輸資訊(亦即資料、位址、時鐘、及控制信號)至記憶體層堆疊。此外，於許多實施例中，基體-耦接TSV 428輸送電力給記憶體層堆疊。
第5圖顯示一種混成記憶體封裝體之另一實施例之側視圖。
第5圖之HMB 500係耦接至封裝體基體502的記憶體層堆疊之包括記憶體層504、506、508及510之該側。於記憶體層堆疊之各記憶體層具有一焊接凸塊512集合。在各記憶體層路由頂上的重分配層線路514 係安排路由至該層邊緣，此處打線接合係用來將重分配層線路耦接至封裝體基體502。
電力及資訊(亦即資料、位址、時鐘、及控制信號)二者係使用打線接合516而在RDL與基體間傳輸。於所示實施例中，記憶體層堆疊不要求貫穿矽通孔，原因在於電力及資訊的輸送係藉打線接合516處理。於圖式中未顯示的其它實施例中，貫穿矽通孔可利用於記憶體層堆疊，而非利用重分配層線路及打線接合。
資訊輸送線路係從在封裝體基體502的打線接合耦連路由通過至HMB 500。於許多實施例中，在封裝體基體502的打線接合耦連位置係透過封裝體基體線跡而耦接HMB 500。第5圖中記憶體裝置封裝體之效果包括更為直捷的封裝體基體502，而無需HMB插座及缺乏貫穿矽通孔(TSV)，TSV可能允許在各記憶體層內部的記憶體片更有效地設計，原因在於若干TSV可能占用記憶體片內部電路不必要的基體面積。第5圖之記憶體裝置封裝體的弊端可能包括因HMB 500與記憶體層堆疊間的顯著分開而導入HMB 500與該堆疊間更複雜或更冗長的時間需求。
於若干實施例中，HMB 500可包括整合型電壓調節器(VR)其可動態修正供給整個記憶體堆疊或其部分之電壓。輸送通過封裝體基體502之電壓可源自於位在系統板上的電力輸送次系統，其可包括數個電壓調節器，其各自傳輸電力給跨據該系統板部分之個別電源平面。
返回參考第2圖，各個記憶體片行諸如記憶體片行210要求一種定址方案，其允許接取一特定記憶體片內部的特定儲存位置。如此，由記憶體緩衝器206利用來定址記憶體行中一給定儲存位置的定址方案將考慮該行的哪一個記憶體片欲被定址。舉例言之，第2圖中，各記憶體片行有8片，該位址之3位元可區別該行的記憶體片Z0至記憶體片Z7。
用於堆疊組態，各層將獨立定址。於若干實施例中，利用記 憶體緩衝器206與各記憶體層間的點對點連結。但點對點連結將導致顯著面積的額外管理資料量，原因在於實踐全然點對點實務將要求大量額外的貫穿矽通孔數目。可用來獨立定址行中各記憶體片的另一方法係，對該堆疊之各層使用獨特RDL設計或頂層級金屬設計，來對各記憶體層獨立地硬編碼一獨特選擇字組。但硬編碼導致顯著成本及製造上的額外管理資料量。
此等解決之道的替代辦法係於電腦系統啟動期間，實施掃描鏈處理程序來允許於各層獨立定址。
第6圖描述於各記憶體層或記憶體片實施掃描鏈邏輯組件來允許於啟動期間獨立動態定址之一實施例。
第6圖之掃描鏈邏輯組件600表示含括於各層記憶體層602及可能地含括於各記憶體片之邏輯組件之一實施例。該邏輯組件係利用TSV堆疊技術，其中貫穿矽通孔係與金屬堆疊獨立處理。掃描資料輸入信號係在該層記憶體層之一側存取，而掃描資料輸出信號係在該層之另一側存取。但掃描資料輸入信號及輸出信號二者係實體上校準使得當多層堆疊時，一層的輸入信號係耦接另一層之輸出信號。該掃描鏈經啟動，使得各層被規劃以一獨特位址碼，然後該獨特位址碼係用作為輸入位址選擇之比較參考。動態位址選擇係與靜態位址選擇作比較來產生一共用選通信號之一閘控信號。
更明確言之，掃描資料輸入值604載入一連串正反器(例如正反器(FF)606、608、610及612)。正反器鏈係藉掃描鏈時鐘614饋入。基於輸入值604，正反器鏈係以一獨特值規劃，該值係與該堆疊中之一獨特層相對應。來自正反器鏈之輸出信號係饋入比較器614，該比較器係比較位元之一獨特值與頁面位址選擇行616的某些位元。
頁面位址選擇行616係使用貫穿矽通孔透過整個記憶體層堆 疊發送。該等頁面位址選擇行與該位址所指的特定層相關之特殊位元也輸入比較器614。若有二位址匹配，則比較器614之輸出信號被驅動變高，否則輸出值仍保持低值。比較器614輸出件係饋入及閘(AND)邏輯組件618。
其它輸入及閘邏輯組件618之輸入信號為頁面位址選通信號620。如此，若饋入比較器614的二位址相匹配，則使用TSV通過記憶體層堆疊饋入的頁面位址選通信號620可利用在局部層(選通信號622)。若該等位址不相匹配，則頁面位址選通信號620係經閘控而無法由局部層602所利用。
此外，正反器鏈可以額外正反器624、626、628、及630繼續。此等正反器也可以利用該掃描鏈時鐘614及得自先前正反器鏈之最末正反器612的輸出信號而規劃。於許多實施例中，此等特殊正反器儲存與排組I/O選擇線路632中之某些位元相對應的一獨特排組I/O位址。
來自正反器624-630鏈之輸出信號係饋至比較器634，其比較該獨特位元值與排組I/O選擇線路632的某些位元。排組I/O選擇線路632係使用TSV發送通過整個層堆疊。排組I/O選擇線路632中與該位址所指特定層的測定相關的特殊位元也輸入比較器634。若此二位址匹配，則比較器634之輸出信號被驅動變高，否則輸出信號值維持低值。比較器634輸出信號值係饋入及閘邏輯組件636。
輸入及閘邏輯組件636之其它輸入信號為排組I/O選通信號638。如此，若饋至比較器634之二位址相匹配，則使用TSV饋送通過記憶體層堆疊之排組I/O選通信號638可於局部層利用(選通信號640)。若該二位址不相匹配，則頁面位址選通信號640係經閘控，而無法由局部層602所利用。
該正反器鏈中最末正反器630之輸出信號也饋入掃描資料輸 出值642，其係利用作為該堆疊中次一記憶體層的掃描資料輸入信號。如此，透過在各層記憶體層內部之此一掃描鏈邏輯組件的規劃，可對各層分派一獨特位址，該位址可用來閘控或未閘控供給整個堆疊之頁面位址選通信號及排組I/O選通信號。如此只允許該位址所針對的該層可利用該選通信號，因而執行記憶體的讀寫操作。
於許多實施例中，此一掃描鏈邏輯組件係在電腦系統啟動期間藉該記憶體緩衝器所規劃。此種在啟動時的規劃允許實施一致的記憶體片，而無需任何硬編碼來規劃每片的記憶體層位址。
第7圖為於混成記憶體裝置之一記憶體片之一實施例之方塊圖。
記憶體片A 700顯示為在一記憶體層堆疊底層之一片，原因在於記憶體緩衝器702係相鄰於記憶體片A。於該層堆疊的記憶體片垂直行繼續為記憶體片B 704等等。此等記憶體片全部皆係透過使用TSV，諸如時鐘及控制TSV 706及資料及位址TSV 708而耦接記憶體緩衝器702。
此等TSV的實際實務要求許多個別TSV傳送至少該資料及位址資訊，但特別顯示單一TSV線路來維持圖式的清晰。此外，時鐘及控制線路的路由安排並未特別顯示於記憶體片A 700，反而顯示clk信號及ctrl信號從TSV線跡提供給記憶體片。此點係特別簡化方塊圖也維持簡明清晰。
如前文討論，該堆疊中之各層的各個記憶體片可包括一個記憶體陣列或多個記憶體陣列。於第7圖所示實施例中，記憶體片A 700包括二分開記憶體陣列，亦即記憶體陣列710及712。
於許多實施例中，位址係由在組成位址TSV的位址行上的記憶體緩衝器702供應。位址係由位址邏輯組件714接收。位址邏輯組件714判定來自記憶體緩衝器702之位址是否參考在記憶體片A 700內部之局部 記憶體陣列中之一者的記憶體位置。於許多實施例中，如此涵蓋在記憶體啟動期間設定掃描鏈片邏輯組件600。掃描鏈片邏輯組件600之實務前文已經就第6圖討論。
若該位址匹配一局部位址位置，則位址邏輯組件714對各記憶體陣列供給列及行解碼器：記憶體陣列710之列解碼器716及行解碼器718，及記憶體陣列712之列解碼器720及行解碼器722。在正確記憶體陣列的位址位置係透過此等解碼器存取，及然後從該記憶體陣列之該位置讀取資料，或將資料寫入該記憶體陣列之該位置。
舉例言之，當資料係從該等記憶體陣列中之一者的位置讀取時，感測放大器(對記憶體陣列710及712分別為724及726)係用來感測於各位元位置的電壓位準，故可挽出資料且鎖存於資料鎖存器(對記憶體陣列710及712分別為728及730)。然後資料可在TSV資料線路上傳播及讀取入記憶體緩衝器702。
第8圖為於混成記憶體裝置之一記憶體緩衝器之一實施例之方塊圖。
記憶體緩衝器800接收來自一封裝體基體的電壓供應源802，其可從整合於電腦系統之系統板的電力輸送平面接收電壓。於許多實施例中，電壓供應源供給電力遍及記憶體緩衝器800的電路。記憶體緩衝器800包括一高速I/O介面804，其發送與接收橫過高速鏈結(諸如第1圖之鏈結122)之封包化資料。高速鏈結可包括接收自該鏈結之高速資料輸入端806及發送至該鏈結之高速資料輸出端808。
如前文說明，鏈結可包含PCI-快速介面、全緩衝雙排內嵌式記憶體模組(DIMM)介面、可定標記憶體介面(SMI)、專屬點對點介面，諸如英特爾公司的快速路徑(QuickPath)技術或其它此等高速介面。於許多實施例中，鏈路具有多個線道，此處各線道為高速雙向串列介面。於許 多實施例中，有許多線道包含整個鏈結(例如32條線道、128條線道、512條線道等)。
於許多實施例中，記憶體係以異動處理基準實施。如此，可從CPU(第1圖之104)發送記憶體讀取請求而未考慮何時完成請求。此等異動處理可經封包化及橫過高速鏈結發送。於許多實施例中，異動處理可透過重新排序處理而最佳化。
舉例言之，以某個順序自高速鏈結接收三次異動處理。此等三次異動處理係輸入異動處理輸入先進先出(FIFO)緩衝器810。若所接收的第一及第三異動處理係自記憶體的同一頁面請求資料，但第二異動處理係利用不同頁面，則異動處理排序邏輯組件812藉由顛倒第二及第三異動處理順序，而可實現所需開閤的記憶體頁面減少。如此在異動處理記憶體系統之效果良好，此處各次異動處理係以基本元素視之而未考慮其它異動處理。
一旦已接收異動處理且可能在異動處理輸入FIFO緩衝器810內部重新排序，則異動處理係藉封包化/解封包化(P/D)邏輯組件814處理。P/D邏輯組件814自封包取出特定記憶體異動處理，及將其異動處理成為由該層諸如記憶體層A 816的記憶體片所利用之基本位址/資料格式。於圖式中未顯示的其它實施例中，P/D邏輯組件814係位在異動處理輸入FIFO緩衝器810之高速I/O介面814該側上。於此等實施例中，異動處理排序邏輯組件812更一般性地考慮為異動處理存取排序邏輯組件，原因在於特定解封包化記憶體異動處理被重新排序，而封包則否。
當D/P邏輯組件814解封包化接收自高速鏈結的一記憶體異動處理時，位址及資料係透過貫穿矽通孔而提供予記憶體堆疊。更明確言之，位址貫穿矽通孔818及資料貫穿矽通孔820。於許多實施例中，資料行經組合，且可藉由將資料從記憶體緩衝器800饋至記憶體層堆疊之一記 憶體位置來執行寫入操作，以及藉由將資料從記憶體層堆疊之一記憶體位置饋送至記憶體緩衝器800來執行讀取操作。
此外，記憶體緩衝器800也可從緩衝器內顯示的功能方塊中之一者或多者而產生若干控制信號822。此等控制信號係透過控制貫穿矽通孔(TSV)824而輸出至記憶體層堆疊。記憶體緩衝器800也包括時鐘產生邏輯組件826來產生透過時鐘貫穿矽通孔828而提供予記憶體層堆疊之一時鐘信號。
記憶體緩衝器800也包括掃描鏈起始邏輯組件830來提供所第6圖所描述之掃描鏈片邏輯組件所利用的掃描資料832及掃描時鐘834。當電腦系統啟動時，掃描鏈起始邏輯組件830可執行掃描鏈起始。
於許多實施例中，記憶體緩衝器800包括若干組件其允許顯示於記憶體裝置的誤差動態權宜變通。於最小粒度，誤差包含當讀取一記憶體位置的不正確結果。此等誤差可為涉及記憶體片的故障組件(例如感測放大器之電氣故障)之硬體誤差，或為宇宙射線造成硬體暫時功能異常的軟性誤差。硬性誤差通常為持久性誤差，測試時具有可重複的結果，而軟性誤差通常為單次誤差。
於許多實施例中，記憶體中硬體組件的故障部分原因可能是因為電力輸送至記憶體裝置之修正。舉例言之，於低電力態，饋至記憶體層之電壓不足以維持各個記憶體單元的充電。若無法維持充電，則將出現記憶體故障。另外，若頻率超過於一給定記憶體單元的電荷充分消失該點時，記憶體的更新速率減低，則也將出現記憶體故障。記憶體的更新速率係與供給記憶體的電力相關。供給記憶體的電量愈大，則記憶體單元更新所需的頻率愈低，原因在於電荷散逸所耗時間較長。相反地，供給記憶體的電量愈小，則記憶體單元更新所需的頻率愈高。
於許多實施例中，記憶體緩衝器800包括動態誤差權宜邏輯組 件，其提供若干能力來最小化發生在記憶體的誤差衝擊。當錯誤出現於記憶體時，誤差檢查及校正(ECC)邏輯組件838提供代碼來檢查誤差及試圖校正誤差。於若干實施例中，有些誤差允許此種形式的校正。舉例言之，記憶體緩衝器800可結合一型BCH(玻雷-喬霍(Bose,Ray-Chaudhuri,and Hocquenghem))誤差校正碼，其可能具有能力來在128位元區塊邊界內部，校正單一位元誤差及檢測雙位元誤差。雖然於許多實施例中，存在有硬性誤差(例如記憶體片中某一行呈現不正確資料)，但可利用多種更穩健的權宜之計。
於若干實施例中，冗餘控制邏輯組件840可能永久地關閉一記憶體陣列之一部分。舉例言之，若於一特定記憶體行的若干位元重複地產生不佳測試結果，則冗餘控制電路可永久地關閉該特定行。更明確言之，一列記憶體可能只需32位元，但實際記憶體陣列可能實施33位元。如此，冗餘邏輯組件可檢視全部各行，判定哪一行具有最大量的重複誤差。經如此判定的該行可被永久性地解除作動，而寬32位元的其它行可被用於記憶體列。
冗餘邏輯組件包括多工器(MUX)邏輯組件842，其維持追蹤基於每一陣列基準可能關閉的行或列。冗餘邏輯組件840於啟動期間可能鎖住每一陣列未被使用的行及列。於其它實施例中，MUX邏輯組件842比較基於每一陣列基準，可能以更細的或更粗的粒度來儲存有關記憶體單元之資訊。
除了冗餘控制邏輯組件840之外，動態誤差權宜邏輯組件也可實現快取行不能作動邏輯組件844，其結合使得記憶體頁面或記憶體列不能作動的能力。為了利用快取行不能作動邏輯組件844，記憶體緩衝器額外實現一標籤快取記憶體846。標籤快取記憶體846特別可用來允許硬體控制器之第一層級記憶體或最末層級快取記憶體可作動。舉例言之，當 於電腦系統實施二層級記憶體系統時，第一層級記憶體係對電力效率及頻寬為最佳化，但因成本限制可能具有中等容量。第二層級記憶體可能為成本及容量為最佳化，但對頻寬及電力效率非必然為最佳化。
於二層級記憶體體系中的分開記憶體層級並非CPU所可見。如此提供模組化及可相容性，也允許統一記憶體介面可與遠記憶體、近記憶體、或二層級記憶體交談。
第9圖顯示利用混成堆疊記憶體之一種二層級記憶體系統之一實施例。
第9圖之二層級記憶體系統包括具有記憶體控制器900之一處理器。處理器/記憶體控制器900係以記憶體次系統902發送與接收資料。記憶體次系統包括具有一標籤快取記憶體846之一混成記憶體緩衝器800。該混成記憶體緩衝器800係耦接至一記憶體層堆疊904及一遠記憶體906。於許多實施例中，組成記憶體層堆疊之該等記憶體片為基於DRAM之裝置。於不同實施例中，遠記憶體可以是非依電性記憶體、相變記憶體，或其它類型記憶體技術。
於許多實施例中，資料係在處理器/記憶體控制器900與64位元組厚塊(chunk)的混成記憶體緩衝器間傳送，該64位元組厚塊大小係與通過混成記憶體緩衝器與混成記憶體堆疊904間的資料厚塊相等大小。於許多實施例中，64位元組厚塊乃資料儲存於混成記憶體堆疊的最小粒度，而使用遠記憶體，資料可以4千位元組區塊(block)儲存，其造成4千位元組資料厚塊係在混成記憶體緩衝器800與遠記憶體906間傳送。
標籤快取記憶體846可對各個遠記憶體區塊(於本實例大小為4千位元組)儲存一位址標籤。各個標籤也可伴隨有一有效位元、一壞位元、一假最近最少使用(LRU)標籤、及一快取行解除作動位元。於一標籤命中之後，混成記憶體緩衝器800從該混成記憶體堆疊904(第一層級記 憶體)提取一個64位元組區塊。回應於遺漏一標籤，從遠記憶體906(第二層級)將提取一個4千位元組區塊且儲存於混成記憶體堆疊904。
此外，所需64位元組區塊將前傳至處理器/記憶體控制器900且以適當標籤方式置換。置換策略將以無效方式在混成記憶體堆疊904排列優先順序，且可基於標準假最近最少使用(LRU)辦法。避免使用宣告快取行解除作動位元之方式。如此，具有硬性誤差的快取行不能作動免除以此種方式進一步使用在二層級記憶體系統。
返回參考第8圖，快取行不能作動邏輯組件844可以前述方式使用標籤快取記憶體846來實現快取行不能作動策略。
於許多實施例中，輸送給混成記憶體堆疊之電力可經調適，其允許基於記憶體誤差率而改變供給記憶體之電壓位準。混成記憶體緩衝器800包括適應性電力邏輯組件848。適應性電力邏輯組件848可與整合型電壓調節器850通訊來鏈結供給堆疊(852)上該記憶體層之供應電壓供應源802。於許多實施例中，適應性電力邏輯組件848可以逐階基準遞增電壓，或以相同方式遞減電壓，此處各階為某個差異電壓值。於圖式中未顯示的其它實施例中，電壓調節器並未整合入混成記憶體緩衝器800，反而為封裝體基體(第1圖之118)上的或電腦系統中它處的分開電壓調節器。
於若干實施例中，可分開供應電壓給混成記憶體裝置的各記憶體片(諸如第2圖之記憶體片202)。於其它實施例中，電壓可供給各記憶體層(諸如第2圖之記憶體層204)。於又其它實施例中，電壓可一致地供給整個記憶體裝置，包括記憶體層之整個堆疊(諸如第2圖之記憶體裝置200)。
混成記憶體緩衝器800也可包括適應性更新邏輯組件854，其可操作來改變記憶體之更新速率。適應性更新邏輯組件854可逐階增減記 憶體之更新速率，此處各階為時間差。於不同實施例中，類似前文對適應性電力邏輯組件848所述之不同粒度實施例，更新速率的修正可以記憶體片基準、記憶體層基準、或整個記憶體裝置基準實施。
於許多實施例中，實現線性回授移位暫存器(LFSR)之內建自我測試(BIST)邏輯組件856係存在於混成記憶體緩衝器。BIST-LFSR邏輯組件856允許隨機資料樣式跨整個堆疊的全部記憶體寫入與回讀供比較之用。BIST-LFSR邏輯組件具有一種子值輸入信號，其產生連續隨機資料樣式，各資料厚塊可被寫入記憶體堆疊中的各快取行。然後當回讀記憶體來檢查完整性時，可再度輸入同一個種子值來產生相同資料。
如此，資料雖然為隨機，但使用相同種子值可重複。因此，快取行可逐行比較第二次產生的隨機樣式與置於記憶體的原先資料。如此允許跨記憶體之快速誤差檢查。若置入不同種子值而整個記憶體檢查數次，則記憶體內部之該等位元一致地顯示誤差可被標示為具有可重複的硬性誤差。動態誤差權宜邏輯組件836可嘗試用來最小化誤差的數項權宜之計中之一者或多者。
動態誤差權宜邏輯組件836最小化有問題的記憶體單元之影響所擁有的部分選項包括如前文已經討論之邏輯組件，諸如ECC 838、冗餘控制邏輯組件840、快取行不能作動邏輯組件844，以及可能增高透過適應性電力邏輯組件848而輸送至記憶體單元之電力，及/或使用適應性更新邏輯組件854而縮短記憶體更新間的時間。
第10圖為一種利用適應性電力邏輯組件來最佳化輸送至該混成記憶體裝置之電力之處理程序實施例之流程圖。
該處理程序可藉處理邏輯組件實施，包含硬體(例如電路)、軟體(例如作業系統)、韌體(例如微碼)，或所列舉之三類型處理邏輯組件中之任一者的組合。
處理始於處理邏輯組件設定初始電源供應器位準(處理方塊1000)。於若干實施例中，初始電源供應器位準可為可供應的最高功率位準。於其它實施例中，初始電源供應器位準可為推薦供應器設定值中央的標準供應位準。於又其它實施例中，初始電源供應器位準可由使用者於用以初始化的基本輸出入系統(BIOS)設定。
然後處理邏輯組件從目前設定值減低電源供應器位準達一階或增量(increment)(處理方塊1002)。每個增量所供應的電力差值可基於電壓調節器邏輯組件預先決定，原因在於許多電壓調節器具有一電壓供應位準表，其可使用輸入暫存器或由電壓調節器管理的其它儲存位置之一不同值步進通過該表。
一旦電源供應器位準已經減低達該增量，則處理邏輯組件藉由寫入記憶體位置而對記憶體執行測試(處理方塊1004)。處理邏輯組件可利用BIST-LFSR或其它類型測試處理。於若干實施例中，所測試的記憶體位置可包括全部記憶體。但於其它實施例中，動態誤差權宜邏輯組件(第8圖之836)可能測定一組可能有缺陷的記憶體位置，而可測試全部記憶體中之一子集來判定只在有缺陷位置的誤差之權宜之計。
然後處理邏輯組件讀取已經測試的各個記憶體位置(處理方塊1006)。然後處理邏輯組件判定是否已經檢測誤差(處理方塊1008)。於許多實施例中，ECC或其它類似誤差檢測碼可用檢測定是否存在有一或多個誤差。若不存在有誤差，則處理邏輯組件返回方塊1002，及進一步減低電源供應器位準。否則，若已經檢測得誤差，則處理邏輯組件試圖修正誤差或可能避開誤差(處理方塊1010)。
利用來修正或避開誤差的步驟集合依實務乃專一性，但其技術可能包括：用以修正誤差之ECC、用以避開誤差之冗餘控制及快取行不能作動，以及可能縮短記憶體更新間的時間。此外，另一選項係若先 前電壓位準並未產生誤差，則將電力增高返回先前電壓位準。
然後處理邏輯組件檢驗誤差是否已經成功地修正或避開(處理方塊1012)。若誤差已經成功地修正或避開，則處理邏輯組件可返回方塊1002來進一步減低電源供應器位準。
於圖式中未顯示之其它實施例中，初始供應的電力可為低功率位準，而增量係提高供應電力而非減低供應電力。此等實施例中，初始測試增量可能具有相當多的誤差，而供應電力增高直至誤差散逸為止。
於若干實施例中，適應性電力邏輯組件(第8圖之848)於初始化期間執行此等增量測試。於其它實施例中，此等測試係於操作期間動態執行來修正供給記憶體堆疊之電力。混成記憶體堆疊與混成記憶體緩衝器間之高頻寬傳輸要求比更新期間一般更高的電力，如此供給記憶體的電力於更新期期間可能動態地減低一或多個增量。
一旦完成更新期，及再度增加頻寬，則適應性電力邏輯組件848可增高電力一或多個增量。
第11圖為一種利用適應性更新邏輯組件來最佳化輸送至該混成記憶體裝置之電力之處理程序實施例之流程圖。每次更新記憶體，需要某個量之電力來完成該更新。如此若加大更新區間間隔，則隨著時間之經過，記憶體要求的總電力減少。
該處理程序可藉處理邏輯組件實施，包含硬體(例如電路)、軟體(例如作業系統)、韌體(例如微碼)，或所列舉之三類型處理邏輯組件中之任一者的組合。
處理程序始於藉處理邏輯組件設定初始記憶體更新速率(處理方塊1100)。於若干實施例中，初始記憶體更新速率可於初始化期間藉BIOS設定值預先決定。
然後處理邏輯組件從目前設定值，增加記憶體更新區間達一 階或一增量(處理方塊1102)。更新區間間之時間差值可為預定值，或為由使用者於BIOS所設定之值。
一旦更新速率已經增高達該增量，則處理邏輯組件藉寫入記憶體位置來對記憶體執行測試(處理方塊1104)。
然後處理邏輯組件讀取已經測試之各個記憶體位置(處理方塊1106)。然後處理邏輯組件判定是否已檢測得誤差(處理方塊1108)。於許多實施例中，ECC或其它類似誤差檢測碼係用來判定是否存在有一或多個誤差。若不存在有誤差，則處理邏輯組件返回方塊1002，及進一步加大更新間的區間間隔。否則，若已經檢測得誤差，則處理邏輯組件試圖修正誤差或可能地避開誤差(處理方塊1110)。
再度，利用來修正或避開誤差的步驟集合依實務乃專一性，但可能包括ECC、冗餘控制、快取行不能作動而縮短更新速率區間或增加供給記憶體的電力。
然後處理邏輯組件檢驗誤差是否已經成功地修正或避開(處理方塊1112)。若誤差已經成功地修正或避開，則處理邏輯組件可返回方塊1102來進一步加大更新速率區間。
返回參考第8圖，混成記憶體緩衝器800也包括一虛擬頁面緩衝器858。於許多實施例中，虛擬頁面緩衝器858可儲存各個目前已開啟頁面之一至少一部分於記憶體。常見記憶體存取樣式具有時間上及空間上的局部性。過去，此種局部性係藉由維持記憶體頁面在各排組開啟而探勘而來減低重新開啟一所需頁面的時間延遲湯電力。但給定今日CPU之多執行緒操作，可能導致嚴重排組衝突。給定此一問題，虛擬頁面緩衝器959可儲存各個已開啟頁面之一部分於混成記憶體緩衝器來減少排組衝突機會，及因而頁面可由記憶體請求而存取。混成記憶體緩衝器800允許此一虛擬開啟頁面來達成減低裝置電力及延遲及增加裝置頻寬兩項 目的。
本發明之實施例之元件也可提供作為用以儲存機器可執行指令之機器可讀取媒體。機器可讀取媒體可包括但非限於快閃記憶體、光碟、光碟唯讀記憶體(CD-ROM)、數位影音/視訊碟(DVD)ROM、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電性可抹除可規劃唯讀記憶體(EEPROM)、磁卡或光卡、傳播媒體或其它類型適合用以儲存電子指令之機器可讀取媒體。舉例言之，本發明之實施例可下載為電腦程式，其可藉由在載波或其它傳播媒體具體實施的資料信號，透過通訊鏈結(例如數據機或網路鏈結)而從一遠端電腦(例如伺服器)而傳送至一請求電腦。
於前文說明部分，某些術語係用來描述本發明之實施例。舉例言之，「邏輯組件」一詞係表示執行一或多項功能之硬體、韌體、軟體(或其任一種組合)。例如，「硬體」之實例包括但非限於積體電路、有限狀態機、或甚至綜合邏輯組件。積體電路可呈處理器形式，諸如微處理器、特定應用積體電路、數位信號處理器、微控制器等。
須瞭解本說明書全文中述及「一個實施例」或「一實施例」表示關聯該實施例所描述之一特定特徵、結構或特性係含括於至少一個本發明之實施例。因此，須強調也須瞭解於本說明書之各個部分兩次或多次述及「一實施例」或「一個實施例」或「另一實施例」並非必要全部係指同一個實施例。此外，該等特定特徵、結構或特性可視是否合宜而在一或多個本發明之實施例組合。
同理，須瞭解於前文本發明之實施例之描述中，各項特徵偶爾群集在一單一實施例、圖式、或其描述中，用以達成揭示文之流暢化與協助瞭解各個發明構面中之一者或多者。但本揭示方法並未解譯為反映出本案請求專利之主旨需要比較申請專利範圍各項中明示引述者更多 特徵。反而，如下申請專利範圍反映，本發明之構面在於少於單一前文揭示實施例的全部特徵。如此，詳細說明部分之後的申請專利範圍藉此明確地合併入本詳細說明部分。
100‧‧‧電腦系統
102‧‧‧系統板
104‧‧‧中央處理單元、CPU
106、108、110、112‧‧‧核心
114‧‧‧快取記憶體
116‧‧‧混成記憶體
118‧‧‧基體
120‧‧‧混成記憶體緩衝器
122‧‧‧高速鏈結
124‧‧‧高速輸入/輸出(HS I/O)介面
126‧‧‧記憶體控制器

Claims (26)

  1. 一種記憶體裝置，其包含：一邏輯晶粒，該邏輯晶粒包括用以支援一輸入/輸出(IO)介面與封包處理操作之邏輯組件；及複數個記憶體晶粒堆疊在該邏輯晶粒上，至少一個記憶體晶粒包括一或多個記憶體晶粒部分，一記憶體晶粒部分包括一記憶體陣列與IO邏輯組件；其中該邏輯晶粒更包括：內建自我測試(BIST)邏輯組件，用以提供測試該等記憶體晶粒之該等記憶體陣列，以及動態誤差權宜邏輯組件，用以提供能力來處置出現在該等複數個記憶體晶粒之該一或多個記憶體晶粒部分的該等記憶體陣列中之軟性誤差與硬性誤差。
  2. 如請求項1之記憶體裝置，其中該動態誤差權宜邏輯組件包括一誤差檢查及校正(ECC)邏輯組件用以檢查出現在記憶體中的誤差並且試圖要校正經偵測的軟性誤差。
  3. 如請求項2之記憶體裝置，其中該ECC邏輯組件結合一BCH(Bose,Ray-Chaudhuri,and Hocquenghem)誤差校正碼。
  4. 如請求項1之記憶體裝置，其中該動態誤差權宜邏輯組件包括冗餘控制邏輯組件用以提供資源來對於該一或多個記憶體晶粒部分的至少若干硬性誤差定址。
  5. 如請求項4之記憶體裝置，其中該冗餘控制邏輯組件用以回應於某些測試結果而關閉一記憶體晶粒部分之一記憶體陣列的一或多個部件。
  6. 如請求項5之記憶體裝置，其中一記憶體陣列的一個部件藉由該冗餘控制邏輯組件之關閉為永久的。
  7. 如請求項5之記憶體裝置，其中關閉一記憶體陣列的一或多個部件包括關閉記憶體的一行。
  8. 如請求項5之記憶體裝置，其中該冗餘控制邏輯組件包括多工器邏輯組件用以維持追蹤於該一或多個記憶體晶粒部分之一記憶體陣列中的記憶體部件以供關閉用。
  9. 如請求項1之記憶體裝置，其中該動態誤差權宜邏輯組件包括快取線不能作動邏輯組件用以使得記憶體頁面或記憶體列不能作動。
  10. 如請求項9之記憶體裝置，其中該邏輯晶粒更包括一標籤快取記憶體。
  11. 如請求項1之記憶體裝置，其中該邏輯晶粒之包括用以支援該IO介面與封包處理之邏輯組件用以支援該封包處理操作。
  12. 如請求項1之記憶體裝置，其中該記憶體裝置在一個具有二或更多記憶體層級之計算系統中提供一第一層級記憶體，該計算系統用以包括一第二層級記憶體對該記憶體裝置為外部的，該第二層級記憶體具有複數個記憶體區塊。
  13. 如請求項1之記憶體裝置，其中該邏輯晶粒更包括下列 之一或多者：一適應性電力邏輯組件，可操作以調整輸送至該記憶體晶粒之電力；以及一適應性更新邏輯組件，可操作以調整在記憶體更新之間的時間。
  14. 一種系統，其包含：一處理器；及透過一互連結構與該處理器耦接之一記憶體裝置，該記憶體裝置包括：一邏輯晶粒，該邏輯晶粒包括用以支援針對該處理器之一輸入/輸出(IO)介面與封包處理操作之邏輯組件；及複數個記憶體晶粒堆疊在該邏輯晶粒上，至少一個記憶體晶粒包括一或多個記憶體晶粒部分，一記憶體晶粒部分包括一記憶體陣列與IO邏輯組件；其中該邏輯晶粒更包括：內建自我測試(BIST)邏輯組件，用以提供測試該等記憶體晶粒之該等記憶體陣列，以及動態誤差權宜邏輯組件，用以提供能力來處置出現在該等複數個記憶體晶粒之該一或多個記憶體晶粒部分的該等記憶體陣列中之軟性誤差與硬性誤差。
  15. 如請求項14之系統，其中該動態誤差權宜邏輯組件包括一誤差檢查及校正(ECC)邏輯組件用以檢查出現在記憶 體中的誤差並且試圖要校正經偵測的軟性誤差。
  16. 如請求項14之系統，其中該動態誤差權宜邏輯組件包括冗餘控制邏輯組件用以提供資源來對於該一或多個記憶體晶粒部分的至少若干硬性誤差定址。
  17. 如請求項16之系統，其中該冗餘控制邏輯組件用以回應於某些測試結果而關閉一記憶體晶粒部分之一記憶體陣列的一或多個部件。
  18. 如請求項17之系統，其中一記憶體陣列的一個部件藉由該冗餘控制邏輯組件之關閉為永久的。
  19. 如請求項17之系統，其中該冗餘控制邏輯組件包括多工器邏輯組件用以維持追蹤於該一或多個記憶體晶粒部分之一記憶體陣列中的記憶體部件以供關閉用。
  20. 如請求項14之系統，更包含：一可通訊地耦接至該處理器之網路介面。
  21. 一種設備，其包含：一邏輯晶粒，該邏輯晶粒包括用以支援一輸入/輸出(IO)介面與封包處理操作之邏輯組件；及複數個記憶體晶粒堆疊在該邏輯晶粒上，至少一個記憶體晶粒包括一或多個記憶體片(tile)，該等複數個記憶體晶粒包括至少一個記憶體片行，該至少一個記憶體片行的一記憶體片包括一記憶體陣列與IO邏輯組件；其中該邏輯晶粒更包括：內建自我測試(BIST)邏輯組件，用以提供測試該等記憶體晶粒之該等記憶體陣列，以及 動態誤差權宜邏輯組件，用以提供能力來處置出現在該等複數個記憶體晶粒之該等記憶體片的該等記憶體陣列中之軟性誤差與硬性誤差。
  22. 如請求項21之設備，其中該動態誤差權宜邏輯組件包括一誤差檢查及校正(ECC)邏輯組件用以檢查出現在記憶體中的誤差並且試圖要校正經偵測的軟性誤差。
  23. 如請求項21之設備，其中該動態誤差權宜邏輯組件包括冗餘控制邏輯組件用以提供資源來對於該等記憶體晶粒之該等記憶體片的至少若干硬性誤差定址。
  24. 如請求項23之設備，其中該冗餘控制邏輯組件用以回應於某些測試結果而關閉一記憶體片之一記憶體陣列的一或多個部件。
  25. 如請求項24之設備，其中一記憶體陣列的一個部件藉由該冗餘控制邏輯組件之關閉為永久的。
  26. 如請求項24之設備，其中該冗餘控制邏輯組件包括多工器邏輯組件用以維持追蹤於該等記憶體片之一記憶體陣列中的記憶體部件以供關閉用。
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