JPH02302856A - キャッシュメモリ縮退方式 - Google Patents
キャッシュメモリ縮退方式Info
- Publication number
- JPH02302856A JPH02302856A JP1125638A JP12563889A JPH02302856A JP H02302856 A JPH02302856 A JP H02302856A JP 1125638 A JP1125638 A JP 1125638A JP 12563889 A JP12563889 A JP 12563889A JP H02302856 A JPH02302856 A JP H02302856A
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- JP
- Japan
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- cache memory
- degenerating
- error
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- degeneration
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- Pending
Links
- 230000007850 degeneration Effects 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 9
- 230000006984 memory degeneration Effects 0.000 claims description 6
- 239000000470 constituent Substances 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 description 5
- 238000006731 degradation reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリの縮退方式に関する。
〔従来の技術］
コンピュータに使用されるキャッシュメモリが故障した
とき重大障害となることを極力防止し、又処理能力を著
しく低下させないために有効な手段として、キャッシュ
メモリを縮退する技術が知られている。
とき重大障害となることを極力防止し、又処理能力を著
しく低下させないために有効な手段として、キャッシュ
メモリを縮退する技術が知られている。
従来のこの種のキャッシュメモリ縮退方式は、キャッシ
ュメモリ全体かに個のコンパートメントから成る場合に
、キャッシュメモリのエラーが検出されると、コンパー
トメント単位で縮退を行い、Ｉ／に個のコンパートメン
トが使用不可能となる方式であった。
ュメモリ全体かに個のコンパートメントから成る場合に
、キャッシュメモリのエラーが検出されると、コンパー
トメント単位で縮退を行い、Ｉ／に個のコンパートメン
トが使用不可能となる方式であった。
上述した従来のキャッシュメモリ縮退方式では、コンパ
ートメント単位での縮退を行なうため、 １、縮退範囲が広い ２、キャッシュメモリを構成するコンパートメント数が
少ない場合にはキャッシュ本来の機能が失われる。
ートメント単位での縮退を行なうため、 １、縮退範囲が広い ２、キャッシュメモリを構成するコンパートメント数が
少ない場合にはキャッシュ本来の機能が失われる。
という欠点がある。
本発明の方式は、中央処理装置にキャッシュメモリを有
し、該キャッシュメモリで故障が発生した場合に、故障
箇所を自動的に切離すキャッシュメモリ縮退方式におい
て、 前記キャッシュメモリの構成単位であるコンパートメン
ト内の故障箇所のうちの特定行のみを縮退させ継続運転
を可能とし、前記キャッシュメモリの縮退範囲を少なく
することを特徴とする。
し、該キャッシュメモリで故障が発生した場合に、故障
箇所を自動的に切離すキャッシュメモリ縮退方式におい
て、 前記キャッシュメモリの構成単位であるコンパートメン
ト内の故障箇所のうちの特定行のみを縮退させ継続運転
を可能とし、前記キャッシュメモリの縮退範囲を少なく
することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
キャッシュメモリを構成するキャッシュコンパートメン
ト１０〜ＩＬには、まず、アドレスレジスタ２０からア
ドレス情報が、また、データレ１ ジスタ２１がら書
込みデータが送られてくる。
ト１０〜ＩＬには、まず、アドレスレジスタ２０からア
ドレス情報が、また、データレ１ ジスタ２１がら書
込みデータが送られてくる。
判定部３０〜３Ｌはコンパートメント１０〜ＩＬから出
力されたデータが有効か無効かを判定する回路である。
力されたデータが有効か無効かを判定する回路である。
割付は回路部（以下ＬＲＵと記す）４０は割付アルゴリ
ズム回路であり、判定部３０〜３して無効と判定された
場合に、最も古いデータを追い出す制御を行なう回路で
ある。
ズム回路であり、判定部３０〜３して無効と判定された
場合に、最も古いデータを追い出す制御を行なう回路で
ある。
縮退情報収集部５０は、キャッシュコンパートメント１
０〜ＩＬの回路異常となった場合に異常を検出しＬＲＵ
４０に通知する回路である。
０〜ＩＬの回路異常となった場合に異常を検出しＬＲＵ
４０に通知する回路である。
第２図はキャッシュコンパートメント１０〜ＩＬの詳細
図であり、キャッシュコンパートメントはアドレスアレ
イ（以下ＡＡと記す）５１．縮退情報（以下ＤＧと記す
）５２およびデータアレイ（以下ＤＡと記す）５３から
構成される。
図であり、キャッシュコンパートメントはアドレスアレ
イ（以下ＡＡと記す）５１．縮退情報（以下ＤＧと記す
）５２およびデータアレイ（以下ＤＡと記す）５３から
構成される。
ＡＡ５１はアドレスレジスタ２０によって索引される情
報として有効・無効の情報を有し、判定部３０〜３して
の判定に使用される。ＤＧ５２はキャッシュコンパート
メント行単位の縮退情報、またＤＡ５３はＡＡ５１に対
応したデータ部ｍ列を持っている。
報として有効・無効の情報を有し、判定部３０〜３して
の判定に使用される。ＤＧ５２はキャッシュコンパート
メント行単位の縮退情報、またＤＡ５３はＡＡ５１に対
応したデータ部ｍ列を持っている。
まず正常動作について説明する。
アドレスレジスタ２０から送られて来たアドレス情報に
より、キャッシュコンバートメン１〜１０〜ＩＬのＡＡ
５１が読出され判定部３０〜３Ｌヘアドレスレジスタ２
０の情報と共に送られ、有効無効の判定が行なわれる。
より、キャッシュコンバートメン１〜１０〜ＩＬのＡＡ
５１が読出され判定部３０〜３Ｌヘアドレスレジスタ２
０の情報と共に送られ、有効無効の判定が行なわれる。
無効（ミスヒツト、エラー、ＤＧ情報）の場合は、ＬＲ
Ｕ４０により次に書込むべきキャッシュコンパートメン
トを割付は書込の許可を行なう。
Ｕ４０により次に書込むべきキャッシュコンパートメン
トを割付は書込の許可を行なう。
次にキャッシュコンパートメントのある部分が異常にな
った場合について簡単に説明する為に、キャッシュコン
パートメント１０の１行が故障したものとする。
った場合について簡単に説明する為に、キャッシュコン
パートメント１０の１行が故障したものとする。
アドレスレジスタ２０によりキャッシュコンパートメン
ト１０のＡＡ５１が索引され、有効でありＤＡ５３にお
いてエラーが生じた時、もしくはＡＡ５１そのものにエ
ラーが生じている時は無効とし、その情報を縮退収集部
５０に送る。縮退収集部５０は、ＬＲＵ４０に対してエ
ラー行の割付は不可情報を送ると共に、エラー行のＤ
Ｇ ５２に対して縮退情報の書込みを行なう。
ト１０のＡＡ５１が索引され、有効でありＤＡ５３にお
いてエラーが生じた時、もしくはＡＡ５１そのものにエ
ラーが生じている時は無効とし、その情報を縮退収集部
５０に送る。縮退収集部５０は、ＬＲＵ４０に対してエ
ラー行の割付は不可情報を送ると共に、エラー行のＤ
Ｇ ５２に対して縮退情報の書込みを行なう。
ＬＲＵ４０は縮退収集部５０の情報によりエラー行の割
付けを禁止する様制御する。ＤＧ５２に縮退情報が存在
する場合においても、縮退収集部に本情報を送ることに
より、行単位の縮退が可能となり、他の行は通常動作を
行なうことができる。
付けを禁止する様制御する。ＤＧ５２に縮退情報が存在
する場合においても、縮退収集部に本情報を送ることに
より、行単位の縮退が可能となり、他の行は通常動作を
行なうことができる。
以上説明したように本発明は、キャッシュメモリを行単
位で縮退させることにより、 １、縮退箇所を大幅に少なくすることができる。
位で縮退させることにより、 １、縮退箇所を大幅に少なくすることができる。
２、キャッシュメモリ本来の機能（縮退した状態におい
て）を充分に行かすことができる。
て）を充分に行かすことができる。
という効果がある。
図面の簡単な説明
第１図は本発明の一実施例のブロック図、第２図はその
詳細図である。
詳細図である。
１０〜ＩＬ・・・キャッシュコンパートメント、２０・
・・アドレスレジスタ、２１・・データレジスタ、３０
〜３Ｌ・・・判定部、４ｏ・・・ＬＲＵ、５ｏ・・・縮
退収集部、５１・・・アドレスアレイ、５２・・・縮退
情報、５３・・・データアレイ。
・・アドレスレジスタ、２１・・データレジスタ、３０
〜３Ｌ・・・判定部、４ｏ・・・ＬＲＵ、５ｏ・・・縮
退収集部、５１・・・アドレスアレイ、５２・・・縮退
情報、５３・・・データアレイ。
Claims (1)
- 【特許請求の範囲】 中央処理装置にキャッシュメモリを有し、該キャッシュ
メモリで故障が発生した場合に、故障箇所を自動的に切
離すキャッシュメモリ縮退方式において、 前記キャッシュメモリの構成単位であるコンパートメン
ト内の故障箇所のうちの特定行のみを縮退させ継続運転
を可能とし、前記キャッシュメモリの縮退範囲を少なく
することを目的としたキャッシュメモリ縮退方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125638A JPH02302856A (ja) | 1989-05-18 | 1989-05-18 | キャッシュメモリ縮退方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125638A JPH02302856A (ja) | 1989-05-18 | 1989-05-18 | キャッシュメモリ縮退方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02302856A true JPH02302856A (ja) | 1990-12-14 |
Family
ID=14914983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1125638A Pending JPH02302856A (ja) | 1989-05-18 | 1989-05-18 | キャッシュメモリ縮退方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02302856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8006139B2 (en) | 2006-02-27 | 2011-08-23 | Fujitsu Limited | Degeneration control device and degeneration control program |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
| JP2016027498A (ja) * | 2009-12-31 | 2016-02-18 | インテル コーポレイション | ハイブリッドメモリのためのシステム、方法及び装置 |
-
1989
- 1989-05-18 JP JP1125638A patent/JPH02302856A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8006139B2 (en) | 2006-02-27 | 2011-08-23 | Fujitsu Limited | Degeneration control device and degeneration control program |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
| JP2016027498A (ja) * | 2009-12-31 | 2016-02-18 | インテル コーポレイション | ハイブリッドメモリのためのシステム、方法及び装置 |
| US9886343B2 (en) | 2009-12-31 | 2018-02-06 | Intel Corporation | Systems, methods, and apparatuses for stacked memory |
| US10621043B2 (en) | 2009-12-31 | 2020-04-14 | Intel Corporation | Systems, methods, and apparatuses for stacked memory |
| US10956268B2 (en) | 2009-12-31 | 2021-03-23 | Intel Corporation | Systems, methods, and apparatuses for stacked memory |
| US11003534B2 (en) | 2009-12-31 | 2021-05-11 | Intel Corporation | Systems, methods, and apparatuses for stacked memory |
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