JPH10270634A - メモリモジュール - Google Patents
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Abstract
複数枚重ねて形成した、メモリ拡張を容易に行えるメモ
リモジュールを得る。 【解決手段】 外部からのアドレス信号をデコードする
デコーダと、デコーダからの出力信号で制御されるIC
メモリを備えたメモリモジュールにおいて、デコーダ及
びICメモリを実装するように配線パターンが形成さ
れ、少なくとも1つのICメモリが実装された同一の複
数の配線基板と、各配線基板にそれぞれ実装され、デコ
ーダから出力される制御信号が対応するICメモリに入
力されるように、デコーダに接続される配線パターンと
ICメモリに接続される配線パターンとの接続を切り換
える切換部と、各配線基板を多層に重畳させると共に各
配線基板の接続を行う接続部とを備え、デコーダを、各
配線基板の1つに実装する。
Description
に関し、特にICメモリが実装された複数の配線基板を
多層に重畳してなるメモリモジュールに関する。
を示した概略の斜視図である。図15において、メモリ
モジュール200は、少なくとも1つのICメモリから
なるメモリ201及びアドレス信号をデコードするデコ
ーダ202が実装された配線基板203と、少なくとも
1つのICメモリからなるメモリ204及びアドレス信
号をデコードするデコーダ205が実装された配線基板
206と、少なくとも1つのICメモリからなるメモリ
207及びアドレス信号をデコードするデコーダ208
が実装された配線基板209とが多層に重畳するように
複数のクリップリード210で接続されて形成されてい
る。
1,204,207とデコーダ202,205,208
との接続例を示した概略のブロック図である。図16に
おいて、各メモリ201,204,207は、それぞれ
n(nは自然数)個のICメモリで形成されており、メ
モリ201の各ICメモリIA1〜IAnは、対応する信
号線a1〜anでデコーダ202にそれぞれ接続され、メ
モリ204の各ICメモリIB1〜IBnは、対応する信
号線b1〜bnでデコーダ205にそれぞれ接続されてい
る。同様に、メモリ207の各ICメモリIC1〜ICn
は、対応する信号線c1〜cnでデコーダ208にそれぞ
れ接続されている。
形成する各ICメモリは、クリップリード210によっ
てアドレスバス211、データバス212及び制御信号
線213にそれぞれ接続されている。更に、各デコーダ
202,205,208は、アドレスバス211に接続
され、アドレスバス211、データバス212及び制御
信号線213は、それぞれ情報処理機器等からなるホス
トシステム装置214に接続されている。すなわち、ク
リップリード210は、各配線基板203,206,2
09間の接続と、ホストシステム装置214への接続用
のリード線とを兼ねている。
号における先頭から上記nを示すmビットのデータが入
力され、デコーダ205には、アドレス信号におけるm
+1番目からmビットのデータが入力され、デコーダ2
08には、アドレス信号における2m+1番目からmビ
ットのデータが入力される。すなわち、nを4とすると
4を2進数で表すには2ビット必要であり、mは2とな
る。各デコーダ202,205,208は、入力された
信号から、該アドレス信号が示すICメモリに対して、
チップセレクト信号を生成して出力する。例えば、入力
された信号がメモり201のICメモリIA1を示して
いる場合、デコーダ202は、ICメモリIA1に対し
てのみICメモリを選択するチップセレクト信号を出力
する。
構成では、複数のICメモリで形成された各メモリ20
1,204,207をアドレスごとに順次選択するため
には、各配線基板203,206,209ごとにデコー
ダを実装する必要があり、各デコーダ202,205,
208へのアドレス信号線の配線が異なるため、1つの
メモリモジュールに対して、配線パターンの異なる配線
基板を用いることになる。このため、各配線基板20
3,206,209ごとに設計及び製造を行う必要があ
り、効率が悪くコストアップの要因となっていた。ま
た、配線基板の枚数に応じてクリップリード210を形
成するため、メモリモジュールが完成した後、メモリ容
量を拡張するために配線基板を増やすことができなかっ
た。
異なるが、複数基板に実装されたメモリを共通のデコー
ダで選択するメモリモジュールが、特開昭62−195
199号公報、特開平5−47181号公報、アメリカ
特許第5295255号の明細書等で開示されている。
めになされたものであり、各配線基板を同一のものにし
て、該配線基板を複数枚重ねて形成した、メモリ拡張を
容易に行えるメモリモジュールを得ることを目的とす
る。
リモジュールは、外部からのアドレス信号をデコードす
るデコーダと、該デコーダからの出力信号で制御される
ICメモリを備えたメモリモジュールにおいて、上記デ
コーダ及びICメモリを実装するように配線パターンが
形成され、少なくとも1つのICメモリが実装された同
一の複数の配線基板と、該各配線基板にそれぞれ実装さ
れ、デコーダから出力される制御信号が対応するICメ
モリに入力されるように、デコーダに接続される配線パ
ターンとICメモリに接続される配線パターンとの接続
を切り換える切換部と、上記各配線基板を多層に重畳さ
せると共に各配線基板の接続を行う接続部とを備え、上
記デコーダは、各配線基板の1つに実装されるものであ
る。
第1の発明において、上記各切換部は、それぞれの配線
基板上に形成された各パッドと、所定のパッド間を接続
するリード線とで形成され、上記各パッドは、デコーダ
に接続されるそれぞれの配線パターン、及びICメモリ
に接続される配線パターンにそれぞれ形成される。
第1の発明において、上記各切換部は、それぞれの配線
基板上に形成された各パッドと、所定のパッド間を接続
するチップジャンパとで形成され、上記各パッドは、デ
コーダに接続されるそれぞれの配線パターン、及びIC
メモリに接続される配線パターンにそれぞれ形成され
る。
第1の発明において、上記各切換部は、各配線基板に実
装されたスイッチであり、該スイッチを設定することに
より、デコーダから出力される制御信号が対応するIC
メモリに入力されるように、デコーダに接続される配線
パターンとICメモリに接続される配線パターンとの接
続を行う。
第1から第4の発明において、上記接続部は複数のクリ
ップリードからなり、該クリップリードは、上記デコー
ダと、デコーダが実装されていない配線基板の切換部と
の接続をも行う。
第1から第4の発明において、上記接続部は複数のソケ
ットからなり、各配線基板の同じ位置に対応して設けら
れたソケットをそれぞれ接続することによって、上記各
配線基板を多層に重畳させると共に各配線基板の接続を
行い、上記デコーダと、デコーダが実装されていない配
線基板の切換部との接続をも行う。
第1から第4の発明において、各配線基板の同じ位置に
複数の貫通穴と、該各貫通穴の周りに所定の配線パター
ンに接続されるパッドとをそれぞれ同一に形成し、各配
線基板の同じ位置に対応して形成された各貫通穴にそれ
ぞれ導線を通すと共に、該導線と各パッドとをそれぞれ
電気的に接続することによって、上記デコーダと、デコ
ーダが実装されていない配線基板の切換部との接続を行
う。
づいて、本発明を詳細に説明する。 実施の形態1.図1は、本発明の実施の形態1における
メモリモジュールの例を示した概略の斜視図である。図
1において、メモリモジュール1は、3枚の同一の配線
基板2,3,4が多層に重畳するように複数のクリップ
リード5で接続されて形成されている。配線基板2に
は、複数のICメモリで形成されたメモリ6と、アドレ
ス信号をデコードしてチップセレクト信号を出力するデ
コーダ7とがそれぞれ実装されると共に、該デコーダ7
から出力されるメモリ6の各ICメモリに対するチップ
セレクト信号がメモリ6に入力されるように切り換える
切換部8が形成されている。
で形成されたメモリ9が実装されると共に、デコーダ7
から出力されるメモリ9の各ICメモリに対するチップ
セレクト信号がメモリ9に入力されるように切り換える
切換部10が形成されている。同様に、配線基板4に
は、複数のICメモリで形成されたメモリ11が実装さ
れると共に、デコーダ7から出力されるメモリ11の各
ICメモリに対するチップセレクト信号がメモリ11に
入力されるように切り換える切換部12が形成されてい
る。なお、図1においては、クリップリード5を一部省
略して示しており、クリップリード5の数が実際の数よ
りも少ない場合がある。
1と、デコーダ7との接続例を示した概略のブロック図
である。図2において、各メモリ6,9,11は、それ
ぞれn(nは自然数)個のICメモリで形成されてお
り、メモリ6の各ICメモリIA1〜IAnは、切換部8
を介して対応する信号線a1〜anでデコーダ7にそれぞ
れ接続されている。メモリ9の各ICメモリIB1〜I
Bnは、切換部10及びクリップリード5を介して対応
する信号線b1〜bnでデコーダ7にそれぞれ接続されて
いる。同様に、メモリ11の各ICメモリIC1〜ICn
は、切換部12及びクリップリード5を介して対応する
信号線c1〜cnでデコーダ7にそれぞれ接続されてい
る。
a1〜an、b1〜bn及びc1〜cnは、切換部8,10,
12にそれぞれ接続され、信号線a1〜anは、切換部8
によって対応する各ICメモリIA1〜IAnに接続さ
れ、信号線b1〜bnは、クリップリード5を介して切換
部10により対応する各ICメモリIB1〜IBnに接続
され、更に、信号線c1〜cnは、クリップリード5を介
して切換部12により対応する各ICメモリIC1〜I
Cnに接続されている。このことから、配線基板2〜4
を同一のものにすることができ、配線基板3及び4に
は、デコーダ7が実装されていない。
1は、各クリップリード5を介して、情報処理機器等か
らなるホストシステム装置15とアドレスバス16でそ
れぞれ接続され、更に、各メモリ6,9,11は、各ク
リップリード5を介して、ホストシステム装置15とデ
ータバス17と複数の制御信号線18でそれぞれ接続さ
れている。
9,11は、制御信号線18を介してホストシステム装
置15から、ライトイネーブル信号及びアウトプットイ
ネーブル信号等の制御信号が入力される。デコーダ7
は、アドレスバス16を介してホストシステム装置15
からアドレス信号が入力され、該入力されたアドレス信
号から、ICメモリIA1〜IAn,IB1〜IBn,IC
1〜ICnのいずれかを選択するためのチップセレクト信
号を生成し、信号線a1〜an,b1〜bn,c1〜cnの
内、選択したICメモリに接続された信号線からチップ
セレクト信号を出力する。
て説明する。図3は、各切換部8,10,12の構造例
を示したメモリモジュール1の概略ブロック図である。
なお、図3では、図2において、メモリ6がICメモリ
IA1及びIA2で形成され、メモリ9がICメモリIB
1及びIB2で形成され、メモリ11がICメモリIC1
及びIC2で形成された場合を例にして示している。図
3において、デコーダ7に接続された信号線a1,a2,
b1,b2,c1,c2は、配線基板2の配線パターンによ
って切換部8の対応するパッドPa1〜Pa6に接続され、各
クリップリード5を介して、配線基板3の配線パターン
によって切換部10の対応するパッドPa9〜Pa14に接続
されると共に、配線基板4の配線パターンによって切換
部12の対応するパッドPa17〜Pa22に接続されている。
配線パターンによって切換部8のパッドPa7に接続さ
れ、ICメモリIA2は、配線基板2の配線パターンに
よって切換部8のパッドPa8に接続されている。同様
に、ICメモリIB1は、配線基板3の配線パターンに
よって切換部10のパッドPa15に接続され、ICメモリ
IB2は、配線基板3の配線パターンによって切換部1
0のパッドPa16に接続されている。更に、ICメモリI
C1は、配線基板4の配線パターンによって切換部12
のパッドPa23に接続され、ICメモリIC2は、配線基
板4の配線パターンによって切換部12のパッドPa24に
接続されている。
にそれぞれ形成され、同様に、切換部10のパッドPa9
〜Pa16は配線基板3上にそれぞれ形成され、切換部12
のパッドPa17〜Pa24は配線基板4上にそれぞれ形成され
ている。なお、配線基板2におけるパッドPa1〜Pa8、配
線基板3におけるパッドPa9〜Pa16及び配線基板4にお
けるパッドPa17〜Pa24は、配線基板2〜4が同一であ
り、それぞれ同じものである。
ICメモリIA1が接続されるようにパッドPa1及びPa7
が、半田付けによってリード線21で接続され、信号線
a2とICメモリIA2が接続されるようにパッドPa2及
びPa8が、半田付けによってリード線22で接続されて
いる。次に、切換部10において、信号線b1とICメ
モリIB1が接続されるようにパッドPa11及びPa15が、
半田付けによってリード線23で接続され、信号線b2
とICメモリIB2が接続されるようにパッドPa12及びP
a16が、半田付けによってリード線24で接続されてい
る。更に、切換部12において、信号線c1とICメモ
リIC1が接続されるようにパッドPa21及びPa23が、半
田付けによってリード線25で接続され、信号線c2と
ICメモリIC2が接続されるようにパッドPa22及びPa2
4が、半田付けによってリード線26で接続されてい
る。
形成されたパッドPa1〜Pa8と、リード線21,22とで
形成され、切換部10は、配線基板3上に形成されたパ
ッドPa9〜Pa16と、リード線23,24とで形成され、
切換部12は、配線基板4上に形成されたパッドPa17〜
Pa24と、リード線25,26とで形成されている。デコ
ーダ7は、入力されたアドレス信号から、ICメモリI
A1,IA2,IB1,IB2,IC1,IC2のいずれかを
選択するためのチップセレクト信号を生成し、信号線a
1,a2,b1,b2,c1,c2の内、選択したICメモリ
に接続された信号線からチップセレクト信号を出力す
る。このことから、ICメモリIA1,IA2,IB1,
IB2,IC1,IC2を連続したメモリ領域として使用
することができる。
〜4にそれぞれ接続されているため、電気的接続に使用
されないNC(NO CONNECTION)ピンとなるクリップリ
ード5を、デコーダ7と、切換部10,12との接続に
それぞれ使用することによって配線を容易に行うことが
できる。
存在しない場合、クリップリード5を接続するためのパ
ッドが存在しない各配線基板2〜4の端部のそれぞれ同
じ位置にパッド(図示せず)をそれぞれ設け、デコーダ
7と、切換部10,12とを接続するためだけに使用さ
れるクリップリード28を用いて、配線基板2〜4を接
続するようにしてもよい。図4は、クリップリード28
を使用した場合の、メモリモジュール1の例を示した概
略の斜視図である。なお、図4では、すべてのクリップ
リード28を図示しておらず、クリップリード28の一
部を示している。
じ位置にそれぞれパッドが設けられている。該パッド
は、各配線基板2〜4ごとに、信号線a1〜an、b1〜
bn及びc1〜cnに対応してそれぞれ設けられている。
各配線基板2〜4の同じ位置に形成された各パッドは、
クリップリード28でそれぞれ接続されている。ここ
で、クリップリード5は、配線基板2〜4間を接続する
と共に、メモリモジュール1のリード端子をなしている
のに対してクリップリード28は、メモリモジュール1
のリード端子をなさず、各配線基板2〜4間の接続を行
うためだけに使用されている。なお、クリップリード2
8における各配線基板2〜4への接続は、クリップリー
ド5と同様にして行われる。
在せず、更に、配線基板の端部にパッドを設けるスペー
スがない場合、クリップリード5及び28の代わりに絶
縁被膜を有するリード線を用いて接続するようにしても
よい。
モリモジュールは、3枚の配線基板2〜4を多層に重畳
するように複数のクリップリード5で接続して形成し、
各配線基板2〜4上に形成された切換部8,10,12
におけるリード線での接続箇所を変えることによって、
デコーダ7とメモリ6,9,11の各ICメモリとを接
続するようにしたため、各配線基板2〜4を同一にする
ことができ、配線基板の開発及び製造コストを低減する
ことができ、デコーダを1つにすることができる。これ
らのことから、メモリモジュールのコストの低減を図る
ことができる。
各切換部内のパッドの接続を、リード線を手動で半田付
けして行っていたが、該リード線の代わりに抵抗値が0
のチップ抵抗であるチップジャンパを用いてもよく、こ
のようにしたものを本発明の実施の形態2とする。図5
は、本発明の実施の形態2におけるメモリモジュールで
使用される各切換部の構造例を示した概略のブロック図
である。なお、図5において図3と同じものは同じ符号
で示しており、ここではその説明を省略すると共に、図
3との相違点のみ説明する。また、図5においても、メ
モリ6がICメモリIA1及びIA2で形成され、メモリ
9がICメモリIB1及びIB2で形成され、メモリ11
がICメモリIC1及びIC2で形成されている場合を例
にして示している。
切換部8,10,12を形成するリード線21〜26の
代わりにチップジャンパ31〜36を使用したことと、
これに伴って、各切換部に形成されるパッドの数及び配
置が異なることから、図3の配線基板2を配線基板41
とし、図3の配線基板3を配線基板42とし、図3の配
線基板4を配線基板43とし、更に、図3の切換部8を
切換部45とし、図3の切換部10を切換部46とし、
図3の切換部12を切換部47とし、メモリモジュール
1をメモリモジュール49としたことにある。
リモジュールの例を示した概略の斜視図は、メモリモジ
ュール及び各切換部の符号を置き換える以外は図1と同
じであり、各メモリとデコーダとの接続例を示した概略
のブロック図は、メモリモジュール及び各切換部の符号
を置き換える以外は図2と同じであるのでそれぞれ省略
する。
〜43で、配線基板41には、ICメモリIA1,IA2
及びデコーダ7が実装されると共に、ICメモリIA1
及びIA2に対するチップセレクト信号が、対応するI
CメモリIA1又はIA2に入力されるように切り換える
切換部45が形成されている。また、配線基板42に
は、ICメモリIB1,IB2が実装されると共に、IC
メモリIB1及びIB2に対するチップセレクト信号が、
対応するICメモリIB1又はIB2に入力されるように
切り換える切換部46が形成され、同様に、配線基板4
3には、ICメモリIC1,IC2が実装されると共に、
ICメモリIC1及びIC2に対するチップセレクト信号
が、対応するICメモリIC1又はIC2に入力されるよ
うに切り換える切換部47が形成されている。すなわ
ち、配線基板42及び43においては、デコーダ7を実
装する位置にデコーダ7を実装していない。
c1,a2,b2,c2は、配線基板41の配線パターンに
よって切換部45の対応するパッドPa51〜Pa56に接続さ
れ、各クリップリード5を介して、配線基板42の配線
パターンによって切換部46の対応するパッドPa63〜Pa
68に接続されると共に、配線基板43の配線パターンに
よって切換部47の対応するパッドPa75〜Pa80に接続さ
れている。また、切換部45は、パッドPa51〜Pa56に対
してそれぞれ対向する位置にパッドPa57〜Pa62が形成さ
れている。同様に、切換部46は、パッドPa63〜Pa68に
対してそれぞれ対向する位置にパッドPa69〜Pa74が形成
され、切換部47は、パッドPa75〜Pa80に対してそれぞ
れ対向する位置にパッドPa81〜Pa86が形成されている。
3,Pa75にそれぞれ接続され、信号線b1は、パッドPa5
2,Pa64,Pa76にそれぞれ接続され、信号線c1は、パッ
ドPa53,Pa65,Pa77にそれぞれ接続されている。また、
信号線a2は、パッドPa54,Pa66,Pa78にそれぞれ接続
され、信号線b2は、パッドPa55,Pa67,Pa79にそれぞ
れ接続され、信号線c2は、パッドPa56,Pa68,Pa80に
それぞれ接続されている。
の配線パターンによってそれぞれ接続され、パッドPa60
〜Pa62は、配線基板41の配線パターンによってそれぞ
れ接続されている。同様に、パッドPa69〜Pa71は、配線
基板42の配線パターンによってそれぞれ接続され、パ
ッドPa72〜Pa74は、配線基板42の配線パターンによっ
てそれぞれ接続されている。更に、パッドPa81〜Pa83
は、配線基板43の配線パターンによってそれぞれ接続
され、パッドPa84〜Pa86は、配線基板43の配線パター
ンによってそれぞれ接続されている。
パターンによって切換部45のパッドPa57〜Pa59に接続
され、ICメモリIA2は、配線基板41の配線パター
ンによって切換部45のパッドPa60〜Pa62に接続されて
いる。同様に、ICメモリIB1は、配線基板42の配
線パターンによって切換部46のパッドPa69〜Pa71に接
続され、ICメモリIB2は、配線基板42の配線パタ
ーンによって切換部46のパッドPa72〜Pa74に接続され
ている。更に、ICメモリIC1は、配線基板43の配
線パターンによって切換部47のパッドPa81〜Pa83に接
続され、ICメモリIC2は、配線基板43の配線パタ
ーンによって切換部47のパッドPa84〜Pa86に接続され
ている。
41上にそれぞれ形成され、同様に、切換部46のパッ
ドPa63〜Pa74は配線基板42上にそれぞれ形成され、切
換部47のパッドPa75〜Pa86は配線基板43上にそれぞ
れ形成されている。なお、配線基板41におけるパッド
Pa51〜Pa62、配線基板42におけるパッドPa63〜Pa74並
びに配線基板43におけるパッドPa75〜Pa86は、配線基
板41〜43が同一であり、それぞれ同じものである。
とICメモリIA1が接続されるようにパッドPa51及びP
a57が、チップジャンパ31で接続され、信号線a2とI
CメモリIA2が接続されるようにパッドPa54及びPa60
が、チップジャンパ32で接続されている。次に、切換
部46において、信号線b1とICメモリIB1が接続さ
れるようにパッドPa64及びPa70が、チップジャンパ33
で接続され、信号線b2とICメモリIB2が接続される
ようにパッドPa67及びPa73が、チップジャンパ34で接
続されている。
ICメモリIC1が接続されるようにパッドPa77及びPa8
3が、チップジャンパ35で接続され、信号線c2とIC
メモリIC2が接続されるようにパッドPa80及びPa86
が、チップジャンパ36で接続されている。また、チッ
プジャンパ31〜36は、自動部品実装機(チッププレ
ッサ)を用いて自動的に配線基板41〜43上の所定の
箇所に実装されると共に、パッドとの半田付けも機械で
自動的に行われる。
上に形成されたパッドPa51〜Pa62と、チップジャンパ3
1,32とで形成され、切換部46は、配線基板42上
に形成されたパッドPa63〜Pa74と、チップジャンパ3
3,34とで形成され、切換部47は、配線基板43上
に形成されたパッドPa75〜Pa86と、チップジャンパ3
5,36とで形成されている。
モリモジュールは、実施の形態1のメモリモジュールに
おいて、リード線の代わりにチップジャンパを使用した
ことから、各切換部におけるパッド間の接続を機械で自
動的に行うことができるようになり、実施の形態1にお
ける効果に加えて、各切換部における配線を効率よく行
うことができ、製造コストの低減を図ることができる。
また、切換部の面積を小さくすることができることか
ら、配線基板を小さくすることができ、コストの低減を
図ることができる。
ては、各配線基板に形成された切換部の配線をリード線
又はチップジャンパを半田付けすることによって行って
いたが、各切換部を機械的スイッチで形成してもよく、
このようにしたものを本発明の実施の形態3とする。図
6は、本発明の実施の形態3におけるメモリモジュール
の例を示した概略のブロック図である。なお、図6にお
いて図3と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図3との相違点のみ説明す
る。また、図6においても、メモリ6がICメモリIA
1及びIA2で形成され、メモリ9がICメモリIB1及
びIB2で形成され、メモリ11がICメモリIC1及び
IC2で形成されている場合を例にして示している。
換部8,10,12の代わりにDIPスイッチ51,5
2,53を使用したことにあり、これに伴って図3の配
線基板2を配線基板55とし、図3の配線基板3を配線
基板56とし、図3の配線基板4を配線基板57とし、
メモリモジュール1をメモリモジュール59としたこと
にある。なお、各DIPスイッチ51〜53は切換部を
なす。
リモジュールの例を示した概略の斜視図は、メモリモジ
ュールの符号を置き換え、各切換部をDIPスイッチに
置き換えた以外は図1と同じであり、各メモリとデコー
ダとの接続例を示した概略のブロック図は、メモリモジ
ュールの符号を置き換え、各切換部をDIPスイッチに
置き換えた以外は図2と同じであるのでそれぞれ省略す
る。
〜57で、配線基板55には、ICメモリIA1及びI
A2、デコーダ7並びにDIPスイッチ51が実装され
ている。また、配線基板56には、ICメモリIB1及
びIB2、並びにDIPスイッチ52が実装され、同様
に、配線基板57には、ICメモリIC1及びIC2、並
びにDIPスイッチ53が実装されている。すなわち、
配線基板56及び57においては、デコーダ7を実装す
る位置にデコーダ7を実装していない。
及びIA2に対するチップセレクト信号が、対応するI
CメモリIA1又はIA2に入力されるようにするために
ものであり、DIPスイッチ52は、ICメモリIB1
及びIB2に対するチップセレクト信号が、対応するI
CメモリIB1又はIB2に入力されるようにするための
ものである。同様に、DIPスイッチ53は、ICメモ
リIC1及びIC2に対するチップセレクト信号が、対応
するICメモリIC1又はIC2に入力されるようにする
ためのものである。DIPスイッチ51〜53は、それ
ぞれ同じ6回路のDIPスイッチであり、端子Dt1〜Dt6
と、該端子Dt1〜Dt6に対向する位置に端子Dt7〜Dt12と
を備え、端子Dt1とDt7、端子Dt2とDt8、端子Dt3とDt9、
端子Dt4とDt10、端子Dt5とDt11、端子Dt6とDt12でそれ
ぞれスイッチ回路を形成している。
c1,a2,b2,c2は、配線基板55の配線パターンに
よってDIPスイッチ51の対応する端子Dt1〜Dt6に接
続され、各クリップリード5を介して、配線基板56の
配線パターンによってDIPスイッチ52の対応する端
子Dt1〜Dt6に接続されると共に、配線基板57の配線パ
ターンによってDIPスイッチ53の対応する端子Dt1
〜Dt6に接続されている。
51〜53の各端子Dt1にそれぞれ接続され、信号線b1
は、DIPスイッチ51〜53の各端子Dt2にそれぞれ
接続され、信号線c1は、DIPスイッチ51〜53の
各端子Dt3にそれぞれ接続されている。また、信号線a2
は、DIPスイッチ51〜53の各端子Dt4にそれぞれ
接続され、信号線b2は、DIPスイッチ51〜53の
各端子Dt5にそれぞれ接続され、信号線c2は、DIPス
イッチ51〜53の各端子Dt6にそれぞれ接続されてい
る。
は、配線基板55の配線パターンによってそれぞれ接続
され、DIPスイッチ51の端子Dt10〜Dt12は、配線基
板55の配線パターンによってそれぞれ接続されてい
る。同様に、DIPスイッチ52の端子Dt7〜Dt9は、配
線基板56の配線パターンによってそれぞれ接続され、
DIPスイッチ52の端子Dt10〜Dt12は、配線基板56
の配線パターンによってそれぞれ接続されている。更
に、DIPスイッチ53の端子Dt7〜Dt9は、配線基板5
7の配線パターンによってそれぞれ接続され、DIPス
イッチ53の端子Dt10〜Dt12は、配線基板57の配線パ
ターンによってそれぞれ接続されている。
パターンによってDIPスイッチ51の端子Dt7〜Dt9に
接続され、ICメモリIA2は、配線基板55の配線パ
ターンによってDIPスイッチ51の端子Dt10〜Dt12に
接続されている。同様に、ICメモリIB1は、配線基
板56の配線パターンによってDIPスイッチ52の端
子Dt7〜Dt9に接続され、ICメモリIB2は、配線基板
56の配線パターンによってDIPスイッチ52の端子
Dt10〜Dt12に接続されている。更に、ICメモリIC1
は、配線基板57の配線パターンによってDIPスイッ
チ53の端子Dt7〜Dt9に接続され、ICメモリIC2
は、配線基板57の配線パターンによってDIPスイッ
チ53の端子Dt10〜Dt12に接続されている。
号線a1とICメモリIA1が接続されるように、スイッ
チを閉じて端子Dt1とDt7が接続され、信号線a2とIC
メモリIA2が接続されるように、スイッチを閉じて端
子Dt4とDt10が接続されている。次に、DIPスイッチ
52において、信号線b1とICメモリIB1が接続され
るように、スイッチを閉じて端子Dt2とDt8が接続され、
信号線b2とICメモリIB2が接続されるように、スイ
ッチを閉じて端子Dt5とDt11が接続されている。更に、
DIPスイッチ53において、信号線c1とICメモリ
IC1が接続されるように、スイッチを閉じて端子Dt3と
Dt9が接続され、信号線c2とICメモリIC2が接続さ
れるように、スイッチを閉じて端子Dt6とDt12が接続さ
れている。なお、DIPスイッチ51〜53において、
上記以外の各スイッチは開いた状態になっている。
は、DIPスイッチを使用したが、DIPスイッチの代
わりにスライドスイッチを使用してもよい。図7は、本
発明の実施の形態3におけるメモリモジュールの他の例
を示した概略のブロック図である。なお、図7におい
て、図6と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図6との相違点のみ説明す
る。
IPスイッチ51〜53の代わりにスライドスイッチ6
1〜63を使用したことにあり、これに伴って図6の配
線基板55を配線基板65とし、図6の配線基板56を
配線基板66とし、図6の配線基板57を配線基板67
とし、メモリモジュール59をメモリモジュール69と
したことにある。なお、各スライドスイッチ61〜63
は切換部をなす。
〜67で、配線基板65には、ICメモリIA1及びI
A2、デコーダ7並びにスライドスイッチ61が実装さ
れている。また、配線基板66には、ICメモリIB1
及びIB2、並びにスライドスイッチ62が実装され、
同様に、配線基板67には、ICメモリIC1及びIC
2、並びにスライドスイッチ63が実装されている。す
なわち、配線基板66及び67においては、デコーダ7
を実装する位置にデコーダ7を実装していない。
同じ6接点のスライドスイッチであり、端子St1〜St6
と、該端子St1〜St6に対向する位置に端子St7〜St12と
を備える。スライドスイッチ61〜63は、例えば、操
作部をスライドさせることによって、端子St1とSt7、及
び端子St4とSt10が同時に接続され、端子St2とSt8、及
び端子St5とSt11が同時に接続され、更に、端子St3とSt
9、及び端子St6とSt12が同時に接続される。
c1,a2,b2,c2は、配線基板65の配線パターンに
よってスライドスイッチ61の対応する端子St1〜St6に
接続され、各クリップリード5を介して、配線基板66
の配線パターンによってスライドスイッチ62の対応す
る端子St1〜St6に接続されると共に、配線基板67の配
線パターンによってスライドスイッチ63の対応する端
子St1〜St6に接続されている。
チ61〜63の各端子St1にそれぞれ接続され、信号線
b1は、スライドスイッチ61〜63の各端子St2にそれ
ぞれ接続され、信号線c1は、スライドスイッチ61〜
63の各端子St3にそれぞれ接続されている。また、信
号線a2は、スライドスイッチ61〜63の各端子St4に
それぞれ接続され、信号線b2は、スライドスイッチ6
1〜63の各端子St5にそれぞれ接続され、信号線c2
は、スライドスイッチ61〜63の各端子St6にそれぞ
れ接続されている。
t9は、配線基板65の配線パターンによってそれぞれ接
続され、スライドスイッチ61の端子St10〜St12は、配
線基板65の配線パターンによってそれぞれ接続されて
いる。同様に、スライドスイッチ62の端子St7〜St9
は、配線基板66の配線パターンによってそれぞれ接続
され、スライドスイッチ62の端子St10〜St12は、配線
基板66の配線パターンによってそれぞれ接続されてい
る。更に、スライドスイッチ63の端子St7〜St9は、配
線基板67の配線パターンによってそれぞれ接続され、
スライドスイッチ63の端子St10〜St12は、配線基板6
7の配線パターンによってそれぞれ接続されている。
パターンによってスライドスイッチ61の端子St7〜St9
に接続され、ICメモリIA2は、配線基板65の配線
パターンによってスライドスイッチ61の端子St10〜St
12に接続されている。同様に、ICメモリIB1は、配
線基板66の配線パターンによってスライドスイッチ6
2の端子St7〜St9に接続され、ICメモリIB2は、配
線基板66の配線パターンによってスライドスイッチ6
2の端子St10〜St12に接続されている。更に、ICメモ
リIC1は、配線基板67の配線パターンによってスラ
イドスイッチ63の端子St7〜St9に接続され、ICメモ
リIC2は、配線基板67の配線パターンによってスラ
イドスイッチ63の端子St10〜St12に接続されている。
端子St1とSt7が接続されると共に端子St4とSt10が接続
されるように操作して、信号線a1とICメモリIA1と
を接続し、同時に信号線a2とICメモリIA2とを接続
する。また、スライドスイッチ62において、端子St2
とSt8が接続されると共に端子St5とSt11が接続されるよ
うに操作して、信号線b1とICメモリIB1とを接続
し、同時に信号線b2とICメモリIB2とを接続する。
更に、スライドスイッチ63において、端子St3とSt9が
接続されると共に端子St6とSt12が接続されるように操
作して、信号線c1とICメモリIC1とを接続し、同時
に信号線c2とICメモリIC2とを接続する。
同一の配線基板65〜67が多層に重畳するように複数
のクリップリード5で接続されて形成され、スライドス
イッチ61〜63を使用する際、中段及び下段に位置す
る配線基板66及び67に実装されるスライドスイッチ
62及び63においては、スイッチの操作を行うことが
難しいことから、スライドスイッチ61と操作部の形状
のみを変えるようにしても良い。
た側面図であり、図9は、スライドスイッチ62及び6
3に使用する操作部の例を示した図である。図8及び図
9において、スライドスイッチ62及び63における操
作部には、操作部のスライドスイッチ方向に対して直角
方向に伸びた棒状をなす切換棒68が形成されている。
該切換棒68は、スライドスイッチ62及び63の側面
よりも突出すると共に、先端が配線基板の外周から外部
へ突出するように形成されている。このようにすること
により、スライドスイッチの操作を容易に行うことがで
きる。
は、DIPスイッチとスライドスイッチを使用した場合
について説明したが、DIPスイッチ及びスライドスイ
ッチの代わりにトグルスイッチを使用してもよい。図1
0は、本発明の実施の形態3におけるメモリモジュール
の他の例を示した概略のブロック図である。なお、図1
0においては、図6と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に、図6との相違
点のみ説明する。
DIPスイッチ51〜53の代わりにトグルスイッチ7
1〜76を使用したことにあり、これに伴って図6の配
線基板55を配線基板77とし、図6の配線基板56を
配線基板78とし、図6の配線基板57を配線基板79
とし、メモリモジュール59をメモリモジュール80と
したことにある。なお、各トグルスイッチ71〜76は
同一のものであり、切換部をなす。
7〜79で、配線基板77には、ICメモリIA1,I
A2、デコーダ7、及びトグルスイッチ71,72が実
装されている。また、配線基板78には、ICメモリI
B1,IB2、及びトグルスイッチ73,74が実装さ
れ、同様に、配線基板79には、ICメモリIC1,I
C2、及びトグルスイッチ75,76が実装されてい
る。すなわち、配線基板78及び79においては、デコ
ーダ7を実装する位置にデコーダ7を実装していない。
子Tt1〜Tt4を備える。デコーダ7に接続された信号線a
1,b1,c1は、配線基板77の配線パターンによって
トグルスイッチ71の対応する端子Tt1〜Tt3に接続さ
れ、各クリップリード5を介して、配線基板78の配線
パターンによってトグルスイッチ73の対応する端子Tt
1〜Tt3に接続されると共に、配線基板79の配線パター
ンによってトグルスイッチ75の対応する端子Tt1〜Tt3
に接続されている。
2,b2,c2は、配線基板77の配線パターンによって
トグルスイッチ72の対応する端子Tt1〜Tt3に接続さ
れ、各クリップリード5を介して、配線基板78の配線
パターンによってトグルスイッチ74の対応する端子Tt
1〜Tt3に接続されると共に、配線基板79の配線パター
ンによってトグルスイッチ76の対応する端子Tt1〜Tt3
に接続されている。
71,73,75の各端子Tt1にそれぞれ接続され、信
号線b1は、トグルスイッチ71,73,75の各端子T
t2にそれぞれ接続され、信号線c1は、トグルスイッチ
71,73,75の各端子Tt3にそれぞれ接続されてい
る。また、信号線a2は、トグルスイッチ72,74,
76の各端子Tt1にそれぞれ接続され、信号線b2は、ト
グルスイッチ72,74,76の各端子Tt2にそれぞれ
接続され、信号線c2は、トグルスイッチ72,74,
76の各端子Tt3にそれぞれ接続されている。
パターンによってトグルスイッチ71の端子Tt4に接続
され、ICメモリIA2は、配線基板77の配線パター
ンによってトグルスイッチ72の端子Tt4に接続されて
いる。同様に、ICメモリIB1は、配線基板78の配
線パターンによってトグルスイッチ73の端子Tt4に接
続され、ICメモリIB2は、配線基板78の配線パタ
ーンによってトグルスイッチ74の端子Tt4に接続され
ている。更に、ICメモリIC1は、配線基板79の配
線パターンによってトグルスイッチ75の端子Tt4に接
続され、ICメモリIC2は、配線基板79の配線パタ
ーンによってトグルスイッチ76の端子Tt4に接続され
ている。
子Tt1とTt4が接続されるように操作して信号線a1とI
CメモリIA1とを接続し、トグルスイッチ72におい
て、端子Tt1とTt4が接続されるように操作して信号線a
2とICメモリIA2とを接続する。また、トグルスイッ
チ73において、端子Tt2とTt4が接続されるように操作
して信号線b1とICメモリIB1とを接続し、トグルス
イッチ74において、端子Tt2とTt4が接続されるように
操作して信号線b2とICメモリIB2とを接続する。更
に、トグルスイッチ75において、端子Tt3とTt4が接続
されるように操作して信号線c1とICメモリIC1とを
接続し、トグルスイッチ76において、端子Tt3とTt4が
接続されるように操作して信号線c2とICメモリIC2
とを接続する。
リモジュールは、3枚の配線基板を多層に重畳するよう
に複数のクリップリード5で接続して形成し、各配線基
板上に形成された同一のスイッチを切り換えることによ
って、デコーダ7とメモリ6,9,11の各ICメモリ
とを接続するようにしたため、各配線基板を同一にする
ことができ、配線基板の開発及び製造コストを低減する
ことができ、デコーダを1つにすることができる。これ
らのことから、メモリモジュールのコストの低減を図る
ことができる。更に、配線基板を追加してメモリ容量の
拡張を行う際、デコーダとの配線を容易に行うことがで
きる。
態3においては、NCピンとなるクリップリードが存在
しない場合、クリップリード5の代わりに絶縁被膜を有
するリード線を用いて接続するようにした。しかし、絶
縁被膜を有するリード線を使用した場合、該リード線が
メモリモジュールからはみ出すため、メモリモジュール
の製造過程又は製品への実装時等において、リード線が
断線する可能性があった。そこで、各配線基板の同じ位
置に貫通穴をそれぞれ設け、該貫通穴に導線を通して各
配線基板を電気的に接続するようにしてもよく、このよ
うにしたものを本発明の実施の形態4とする。
メモリモジュールの例を示した概略の斜視図である。な
お、図11では、図1と同じものは同じ符号で示してお
り、ここではその説明を省略し、図1との相違点のみ説
明する。
ダ7と切換部10及び12との接続を、クリップリード
5を使用せずに、各配線基板2〜4の同じ位置にそれぞ
れ複数の貫通穴を設け、各配線基板の対応した同じ位置
にある各貫通穴に導線81をそれぞれ通し、各貫通穴の
周りに形成されたそれぞれのパッドと導線81とを半田
付けして接続したことにある。これに伴って図1の配線
基板2を配線基板85とし、図1の配線基板3を配線基
板86とし、図1の配線基板4を配線基板87とし、メ
モリモジュール1をメモリモジュール89としたことに
ある。なお、図11においては、クリップリード5及び
導線81を一部省略して示しており、クリップリード5
及び導線81の数が実際の数よりも少ない場合がある。
接続された信号線a1〜an,b1〜bn,c1〜cnは、配
線基板85の配線パターンによって切換部8に接続さ
れ、各導線81を介して、配線基板86の配線パターン
によって切換部10に接続されると共に、配線基板87
の配線パターンによって切換部12に接続されている。
対応した位置に形成された各貫通穴82の周りに設けら
れたパッド83と導線81とを半田84で接続した状態
を示す断面図である。図12において、各配線基板85
〜87における対応した位置に形成された各貫通穴82
には、周囲にパッド83がそれぞれ形成され、該各パッ
ド83は、各配線基板85〜87の配線パターンによっ
て、信号線a1〜an,b1〜bn,c1〜cnの内、対応す
る信号線にそれぞれ接続されている。
を各切換部10及び12に接続する導線である場合、配
線基板85に形成されたパッド83は、配線基板85に
おいて信号線a1を形成する配線パターンに接続されて
いる。同様に、配線基板86に形成されたパッド83
は、配線基板86において信号線a1を形成する配線パ
ターンに接続され、配線基板87に形成されたパッド8
3は、配線基板87において信号線a1を形成する配線
パターンに接続されている。
入された導線81は、各配線基板85〜87にそれぞれ
形成された各パッド83と半田付けによって接続されて
いる。同様に、各導線81によって、各配線基板85〜
87における信号線a1〜an,b1〜bn,c1〜cnを形
成する各配線パターンがそれぞれ接続されている。な
お、導線81は、貫通穴82をできるだけ小さくするた
めに細い金属で形成するとよい。
るメモリモジュールは、実施の形態1から実施の形態3
のメモリモジュールにおいて、デコーダ7と、切換部8
及び12との接続を、クリップリード5を使用せずに、
各配線基板の同じ位置に複数の貫通穴82をそれぞれ形
成し、各配線基板の同じ位置に対応して形成された各貫
通穴82に導線81をそれぞれ通し、各貫通穴82の周
りに形成されたそれぞれのパッド83と導線81とを半
田付けして接続した。このことから、実施の形態1から
実施の形態3のそれぞれの効果に加えて、NCピンとな
るクリップリードが存在しない場合において、リード線
を使用した場合に起きる、メモリモジュールの製造過程
又は製品への実装時等におけるリード線の断線を防止す
ることができる。
態4において使用されたクリップリードの代わりに、ソ
ケットを使用してもよく、このようにしたものを本発明
の実施の形態5とする。なお、本実施の形態5の説明に
おいては、実施の形態3におけるDIPスイッチを使用
した場合のメモリモジュールを例にして説明し、他の実
施の形態のメモリモジュールにおいては、同様であるの
でその説明を省略する。
メモリモジュールの、ソケットを使用して各配線基板を
接続する状態の例を示した概略の斜視図であり、図14
は、図13で示したメモリモジュールにおいて、各配線
基板をソケットで接続した状態を示す概略の側面図であ
る。なお、図13及び図14では、実施の形態1及び実
施の形態3で示したものと同じものは同じ符号で示して
おり、ここではその説明を省略する。
ール91は、3枚の同一の配線基板92,93,94が
多層に重畳するように複数のソケット95で接続されて
形成されている。配線基板92には、メモリ6、デコー
ダ7及びDIPスイッチ51とがそれぞれ実装されてい
る。また、配線基板93には、メモリ9及びDIPスイ
ッチ52が実装されている。同様に、配線基板94に
は、メモリ11及びDIPスイッチ53が実装されてい
る。更に、各配線基板92〜94の各端部には、同じ位
置に複数のソケット95がそれぞれ設けられる。配線基
板92〜94の同じ位置に対応して設けられた各ソケッ
ト95はそれぞれ接続されて、配線基板92〜94がそ
れぞれ接続される。なお、図13においては、ソケット
95を一部省略して示しており、ソケット95の数が実
際の数よりも少ない場合がある。
IA2で形成され、メモリ9がICメモリIB1及びIB
2で形成され、メモリ11がICメモリIC1及びIC2
で形成された場合を例にして説明する。デコーダ7に接
続された信号線a1,b1,c1,a2,b2,c2は、配線
基板92の配線パターンによってDIPスイッチ51の
対応する端子Dt1〜Dt6に接続され、各ソケット95を介
して、配線基板93の配線パターンによってDIPスイ
ッチ52の対応する端子Dt1〜Dt6に接続されると共に、
配線基板94の配線パターンによってDIPスイッチ5
3の対応する端子Dt1〜Dt6に接続されている。なお、上
記ソケット95は接続部をなす。
リモジュールは、実施の形態1から実施の形態4のメモ
リモジュールにおいて、クリップリードの代わりに、ソ
ケット95を使用したことにより、実施の形態1から実
施の形態4のそれぞれの効果に加えて、各配線基板間の
接続を容易に行うことができるため、配線基板の追加を
容易に行うことができ、メモリ容量の拡張を容易に行う
ことができる。
いては、メモリモジュールを3枚の配線基板で形成した
が、これは一例であり、本発明は、これに限定するもの
ではなく、メモリモジュールは複数の配線基板で形成さ
れればよい。
複数の同一の配線基板を多層に重畳するように接続部で
接続して形成し、デコーダは、各配線基板の1つに実装
され、各配線基板に実装された各切換部は、デコーダか
ら出力される制御信号が対応するICメモリに入力され
るように、デコーダに接続される配線パターンとICメ
モリに接続される配線パターンとの接続の切り換えを行
う。このため、デコーダを1つにすることができると共
に、各配線基板を同一にすることができ配線基板の開発
及び製造コストを低減することができることから、メモ
リモジュールのコストの低減を図ることができる。
1の発明において、具体的には、上記各切換部は、それ
ぞれの配線基板上に形成された各パッドと、所定のパッ
ド間を接続するリード線とで形成され、各切換部におけ
るリード線での接続箇所を変えることによって、デコー
ダと各配線基板に実装されたICメモリとを接続するよ
うにした。このため、デコーダを1つにすることができ
ると共に、各配線基板を同一にすることができ配線基板
の開発及び製造コストを低減することができることか
ら、メモリモジュールのコストの低減を図ることができ
る。
1の発明において、具体的には、上記各切換部は、それ
ぞれの配線基板上に形成された各パッドと、所定のパッ
ド間を接続するチップジャンパとで形成され、各切換部
におけるチップジャンパでの接続箇所を変えることによ
って、デコーダと各配線基板に実装されたICメモリと
を接続するようにした。このため、デコーダを1つにす
ることができると共に、各配線基板を同一にすることが
でき配線基板の開発及び製造コストを低減することがで
きる。更に、各切換部におけるパッド間の接続を機械で
自動的に行うことができるため、各切換部における配線
を効率よく行うことができ、製造コストの低減を図るこ
とができると共に、切換部の面積を小さくすることがで
き配線基板を小さくすることができる。これらのことか
ら、メモリモジュールのコストの低減を図ることができ
る。
1の発明において、具体的には、上記切換部は、各配線
基板に実装されたスイッチであり、該各スイッチをそれ
ぞれ切り換えて設定することにより、デコーダと各配線
基板に実装されたICメモリとを接続するようにした。
このため、デコーダを1つにすることができると共に、
各配線基板を同一にすることができ配線基板の開発及び
製造コストを低減することができることから、メモリモ
ジュールのコストの低減を図ることができる。更に、配
線基板を追加してメモリ容量の拡張を行う際、デコーダ
との配線を容易に行うことができる。
1から第4の発明において、具体的には、上記接続部は
複数のクリップリードからなり、該クリップリードは、
上記デコーダと、デコーダが実装されていない配線基板
の切換部との接続をも行い、上記第1から第4の発明の
それぞれの効果と同様の効果を得ることができる。
1から第4の発明において、具体的には、上記接続部は
複数のソケットからなり、各配線基板の同じ位置に対応
して設けられたソケットをそれぞれ接続することによっ
て、上記各配線基板を多層に重畳させると共に各配線基
板の接続を行い、上記デコーダと、デコーダが実装され
ていない配線基板の切換部との接続をも行う。このた
め、第1から第4のそれぞれの効果に加えて、各配線基
板間の接続を容易に行うことができるため、配線基板の
追加を容易に行うことができ、メモリ容量の拡張を容易
に行うことができる。
1から第4の発明において、具体的には、デコーダと、
デコーダが実装されていない配線基板の切換部との接続
を、各配線基板の同じ位置に複数の貫通穴をそれぞれ形
成し、各配線基板の同じ位置に対応して形成された各貫
通穴に導線をそれぞれ通し、各貫通穴の周りに形成され
たそれぞれのパッドと導線とを電気的に接続した。この
ことから、第1から第4の発明のそれぞれの効果に加え
て、各配線基板間の接続をリード線で行った場合に起き
る、メモリモジュールの製造過程又は実装時等における
リード線の断線を防止することができる。
ールの例を示した概略の斜視図である。
ーダ7との接続例を示した概略のブロック図である。
例を示したメモリモジュール1の概略ブロック図であ
る。
ールの他の例を示した概略の斜視図である。
ールで使用される各切換部の構造例を示した概略のブロ
ック図である。
ールの例を示した概略のブロック図である。
ールの他の例を示した概略のブロック図である。
す側面図である。
用する操作部の例を示す図である。
ュールの他の例を示した概略のブロック図である。
ュールの例を示した概略の斜視図である。
〜87との接続例を示した断面図である。
ュールの、ソケットを使用して各配線基板を接続する状
態の例を示した概略の斜視図である。
を示す概略の側面図である。
の斜視図である。
続例を示した概略のブロック図である。
ュール、 2〜4,41〜43,55〜57,65〜6
7,77〜79,85〜87,92〜94 配線基板、
5,28 クリップリード、 7 デコーダ、 8,
10,12,45〜47 切換部、 21〜26 リー
ド線、 31〜36 チップジャンパ、51〜53 D
IPスイッチ、 61〜63 スライドスイッチ、 7
1〜76 トグルスイッチ、 81 導線、 82 貫
通穴、 83,Pa1〜Pa24,Pa51〜Pa86 パッド、 8
4 半田、 95 ソケット、 IA1〜IAn,IB1
〜IBn,IC1〜ICn ICメモリ、 a1〜an,b1
〜bn,c1〜cn 信号線
Claims (7)
- 【請求項1】 外部からのアドレス信号をデコードする
デコーダと、該デコーダからの出力信号で制御されるI
Cメモリを備えたメモリモジュールにおいて、 上記デコーダ及びICメモリを実装するように配線パタ
ーンが形成され、少なくとも1つのICメモリが実装さ
れた同一の複数の配線基板と、 該各配線基板にそれぞれ実装され、デコーダから出力さ
れる制御信号が対応するICメモリに入力されるよう
に、デコーダに接続される配線パターンとICメモリに
接続される配線パターンとの接続を切り換える切換部
と、 上記各配線基板を多層に重畳させると共に各配線基板の
接続を行う接続部とを備え、 上記デコーダは、各配線基板の1つに実装されることを
特徴とするメモリモジュール。 - 【請求項2】 上記各切換部は、それぞれの配線基板上
に形成された各パッドと、所定のパッド間を接続するリ
ード線とで形成され、上記各パッドは、デコーダに接続
されるそれぞれの配線パターン、及びICメモリに接続
される配線パターンにそれぞれ形成されることを特徴と
する請求項1に記載のメモリモジュール。 - 【請求項3】 上記各切換部は、それぞれの配線基板上
に形成された各パッドと、所定のパッド間を接続するチ
ップジャンパとで形成され、上記各パッドは、デコーダ
に接続されるそれぞれの配線パターン、及びICメモリ
に接続される配線パターンにそれぞれ形成されることを
特徴とする請求項1に記載のメモリモジュール。 - 【請求項4】 上記各切換部は、各配線基板に実装され
たスイッチであり、該スイッチを設定することにより、
デコーダから出力される制御信号が対応するICメモリ
に入力されるように、デコーダに接続される配線パター
ンとICメモリに接続される配線パターンとの接続を行
うことを特徴とする請求項1に記載のメモリモジュー
ル。 - 【請求項5】 上記接続部は複数のクリップリードから
なり、該クリップリードは、上記デコーダと、デコーダ
が実装されていない配線基板の切換部との接続をも行う
ことを特徴とする請求項1から請求項4のいずれかに記
載のメモリモジュール。 - 【請求項6】 上記接続部は複数のソケットからなり、
各配線基板の同じ位置に対応して設けられたソケットを
それぞれ接続することによって、上記各配線基板を多層
に重畳させると共に各配線基板の接続を行い、上記デコ
ーダと、デコーダが実装されていない配線基板の切換部
との接続をも行うことを特徴とする請求項1から請求項
4のいずれかに記載のメモリモジュール。 - 【請求項7】 各配線基板の同じ位置に複数の貫通穴
と、該各貫通穴の周りに所定の配線パターンに接続され
るパッドとをそれぞれ同一に形成し、各配線基板の同じ
位置に対応して形成された各貫通穴にそれぞれ導線を通
すと共に、該導線と各パッドとをそれぞれ電気的に接続
することによって、上記デコーダと、デコーダが実装さ
れていない配線基板の切換部との接続を行うことを特徴
とする請求項1から請求項4のいずれかに記載のメモリ
モジュール。
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