JPS62195199A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS62195199A JPS62195199A JP61036802A JP3680286A JPS62195199A JP S62195199 A JPS62195199 A JP S62195199A JP 61036802 A JP61036802 A JP 61036802A JP 3680286 A JP3680286 A JP 3680286A JP S62195199 A JPS62195199 A JP S62195199A
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- JP
- Japan
- Prior art keywords
- thick film
- wiring
- printed wiring
- wiring board
- memory
- Prior art date
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- Pending
Links
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Combinations Of Printed Boards (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ＣＣＢ方式を用いてメモリＩＣチップを実装
してなる記憶装置に関する。
してなる記憶装置に関する。
メモリＩＣ（グイナミソクＲＡＭ）は一般に素子構成の
信号として、アドレス群、データ入力。 データ出力１行アドレス制御９列アドレス制御。 書込み制御を持っている。第３図において、データ入力
線２１〜２８．データ出力線３１〜３８は縦方向ライン
、アドレス線群４．書込み制御線５９列アドレス線６１
行アドレス線７１〜７４は横方向ラインを用い、これら
の線によって各ＩＣチップ１の共通信号端子が互いに結
線されている。この為、縦と横の配線交差が頻繁に生じ
てしまう。そこでこれを逃れる方法として、印刷配線基
板の両面を用いた２層配線方式が一般に採られている。 図の例では実線ラインは表面９点線ラインは裏面を示し
ている。しかし、実装密度を上げる目的でメモリＩＣを
チップ状態で厚膜基板に実装するＣＣＢ方式を採用しよ
うとする場合は、この様な両面配線法は用いることがで
きず、片面２層法に成らざるを得ない。この為、基板の
製造法が複雑化し、また交差ライン上での信号等も発生
し易く誤動作の原因となり易い等の問題が生じる。
信号として、アドレス群、データ入力。 データ出力１行アドレス制御９列アドレス制御。 書込み制御を持っている。第３図において、データ入力
線２１〜２８．データ出力線３１〜３８は縦方向ライン
、アドレス線群４．書込み制御線５９列アドレス線６１
行アドレス線７１〜７４は横方向ラインを用い、これら
の線によって各ＩＣチップ１の共通信号端子が互いに結
線されている。この為、縦と横の配線交差が頻繁に生じ
てしまう。そこでこれを逃れる方法として、印刷配線基
板の両面を用いた２層配線方式が一般に採られている。 図の例では実線ラインは表面９点線ラインは裏面を示し
ている。しかし、実装密度を上げる目的でメモリＩＣを
チップ状態で厚膜基板に実装するＣＣＢ方式を採用しよ
うとする場合は、この様な両面配線法は用いることがで
きず、片面２層法に成らざるを得ない。この為、基板の
製造法が複雑化し、また交差ライン上での信号等も発生
し易く誤動作の原因となり易い等の問題が生じる。
本発明は、上記の問題を解決し、２層配線を用いないで
高密度でメモリＩＣチップを実装した記憶装置を提供す
ることを目的とする。
高密度でメモリＩＣチップを実装した記憶装置を提供す
ることを目的とする。
本発明は、それぞれにメモリチップを１列単位で実装し
、各メモリチップの信号端子に接続される配線を備えた
複数の厚膜基板を、その厚膜基板上の配線を相互に接続
する配線を備えた印刷配線基板上に印刷配線基板面に垂
直に支持するもので、これによりＣＣＢ方式を採用した
上で縦方向の配線と横方向の配線の交差を除（ことがで
き、上述の目的が達成される。
、各メモリチップの信号端子に接続される配線を備えた
複数の厚膜基板を、その厚膜基板上の配線を相互に接続
する配線を備えた印刷配線基板上に印刷配線基板面に垂
直に支持するもので、これによりＣＣＢ方式を採用した
上で縦方向の配線と横方向の配線の交差を除（ことがで
き、上述の目的が達成される。
【発明の実施例］
第１図は本発明の一実施例を示し、１列８個のメモリチ
ップ８列からなり、第３図に対応する部分には同一の符
号が付されている。図において、８枚の厚膜基板８１〜
８８にはＣＣＢ方式によって１列分のメモリチップ１が
それぞれ実装されている。 各チップに接続された厚膜配線よりなるデータ入力線２
にはそれぞれデータ入力端子群２０が、データ出力線３
にはそれぞれデータ出力端子群３０が、アドレス線群４
にはアドレス線端子群４０が、書込み制御線５には書込
み制御端子５０が、列アドレス線６には列アドレス端子
６０が、行アドレス線７にはｊ〒７ドレス鴎♀７０カベ
船けちり、アい、ｚ−、”ｈあの端子は凸形端子に形成
されている。このような厚膜基板８１〜８８を印刷配線
基板９に垂直に装着し、前記の各凸形端子は、第２図に
示す印刷配線基板上の配線９１に設けられた凹形端子９
２に挿入、結合され、共通配線９１を介して印刷配線基
板の縁部に設けられた外部接続端子９０に接続されるよ
うになっている。 以上の構成により、前記第３図での横方向の配線を厚膜
基板８１〜８８で行い、縦方向の配線を印刷配線基板９
で行い、互いに交差が生じない結線を実現させている。 ここで、８個の厚膜基板８１〜８８のどれを選択するか
は、行選択回路１０によって制御されている。第４図に
行選択回路１０の内部構成を示す。アドレスデコード部
１０１はメモリチップに供給されているアドレス群のさ
らに上位ビットを入力としてデコードされ、８個の信号
を発生する。この信号はそれぞれのアンドゲート１１１
〜１１８により行アドレス信号と論理積がとられ、それ
ぞれの厚膜基板の行アドレス端子７０へと送られる。 ３一 対しても同様に行うことができる。 次に本発明の異なる実施例を第５図に示す。各厚膜基板
８１〜８８上には前記第１の実施例と同様にメモリチッ
プ１が実装され、配線されている。しかし、信号の取出
し口の端子はデータ入力端子２０及びデータ出力端子３
０は各メモリチップ１に対し共通に、行アドレス端子７
０１・〜７０８がそれぞれ独立に設けられている点が異
なっている。さらに図示しない印刷配線基板では、メモ
リチップのアクセスごとに１厚膜基板から１ビット分ず
つのデータが対応出来るべき相互配線が行われている。 以上の構成により前記第１図の縦方向の配線を厚膜基板
上で行い、横方向の配線を印刷配線基板にて行う事が出
来、同様に２層配線を避ける事が可能となる。 【発明の効果】 本発明によれば、メモリＩＣチップを１列単位でＣＣＢ
方式で厚膜基板に実装し、その厚膜基板を印刷配線基板
に垂直に立てて占有面積を小さくし、−メモリチップに
接続された厚膜基板上の厚膜配線と共通配線の印刷配線
基板上の印刷配線とを接続することにより、厚膜基板上
の配線は１層化でき、配線の交差も回避される。同時に
一つのビット列単位でメモリチップを基板上に実装する
ことにより、メモリチップに故障発生の場合、部分的な
変換への対応も可能となる効果も得られる。
ップ８列からなり、第３図に対応する部分には同一の符
号が付されている。図において、８枚の厚膜基板８１〜
８８にはＣＣＢ方式によって１列分のメモリチップ１が
それぞれ実装されている。 各チップに接続された厚膜配線よりなるデータ入力線２
にはそれぞれデータ入力端子群２０が、データ出力線３
にはそれぞれデータ出力端子群３０が、アドレス線群４
にはアドレス線端子群４０が、書込み制御線５には書込
み制御端子５０が、列アドレス線６には列アドレス端子
６０が、行アドレス線７にはｊ〒７ドレス鴎♀７０カベ
船けちり、アい、ｚ−、”ｈあの端子は凸形端子に形成
されている。このような厚膜基板８１〜８８を印刷配線
基板９に垂直に装着し、前記の各凸形端子は、第２図に
示す印刷配線基板上の配線９１に設けられた凹形端子９
２に挿入、結合され、共通配線９１を介して印刷配線基
板の縁部に設けられた外部接続端子９０に接続されるよ
うになっている。 以上の構成により、前記第３図での横方向の配線を厚膜
基板８１〜８８で行い、縦方向の配線を印刷配線基板９
で行い、互いに交差が生じない結線を実現させている。 ここで、８個の厚膜基板８１〜８８のどれを選択するか
は、行選択回路１０によって制御されている。第４図に
行選択回路１０の内部構成を示す。アドレスデコード部
１０１はメモリチップに供給されているアドレス群のさ
らに上位ビットを入力としてデコードされ、８個の信号
を発生する。この信号はそれぞれのアンドゲート１１１
〜１１８により行アドレス信号と論理積がとられ、それ
ぞれの厚膜基板の行アドレス端子７０へと送られる。 ３一 対しても同様に行うことができる。 次に本発明の異なる実施例を第５図に示す。各厚膜基板
８１〜８８上には前記第１の実施例と同様にメモリチッ
プ１が実装され、配線されている。しかし、信号の取出
し口の端子はデータ入力端子２０及びデータ出力端子３
０は各メモリチップ１に対し共通に、行アドレス端子７
０１・〜７０８がそれぞれ独立に設けられている点が異
なっている。さらに図示しない印刷配線基板では、メモ
リチップのアクセスごとに１厚膜基板から１ビット分ず
つのデータが対応出来るべき相互配線が行われている。 以上の構成により前記第１図の縦方向の配線を厚膜基板
上で行い、横方向の配線を印刷配線基板にて行う事が出
来、同様に２層配線を避ける事が可能となる。 【発明の効果】 本発明によれば、メモリＩＣチップを１列単位でＣＣＢ
方式で厚膜基板に実装し、その厚膜基板を印刷配線基板
に垂直に立てて占有面積を小さくし、−メモリチップに
接続された厚膜基板上の厚膜配線と共通配線の印刷配線
基板上の印刷配線とを接続することにより、厚膜基板上
の配線は１層化でき、配線の交差も回避される。同時に
一つのビット列単位でメモリチップを基板上に実装する
ことにより、メモリチップに故障発生の場合、部分的な
変換への対応も可能となる効果も得られる。
第１図は本発明の一実施例の斜視図、第２図は本発明の
一実施例に用いる印刷配線板の平面図、第３図は従来の
記憶装置の構成図、第４図は第１図の実施例の行選択回
路部の回路図、第５図は本発明の別の実施例の厚膜基板
の平面図である。 １：メモリチップ、２：データ入力線、３：データ出力
線、４ニアドレス線群、５：書込み制御線、６：列アド
レス線、７：行アドレス線、８１〜８８：厚膜基板、９
：印刷配線基板、９０：外部接続第３図 第４図 第５図
一実施例に用いる印刷配線板の平面図、第３図は従来の
記憶装置の構成図、第４図は第１図の実施例の行選択回
路部の回路図、第５図は本発明の別の実施例の厚膜基板
の平面図である。 １：メモリチップ、２：データ入力線、３：データ出力
線、４ニアドレス線群、５：書込み制御線、６：列アド
レス線、７：行アドレス線、８１〜８８：厚膜基板、９
：印刷配線基板、９０：外部接続第３図 第４図 第５図
Claims (1)
- １）それぞれメモリチップを１列単位で実装し、各メモ
リチップの信号端子に接続される配線を備えた複数の厚
膜基板が、該厚膜基板上の配線を相互に接続する配線を
備えた印刷配線基板上に該印刷配線基板面に垂直に支持
されたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036802A JPS62195199A (ja) | 1986-02-21 | 1986-02-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036802A JPS62195199A (ja) | 1986-02-21 | 1986-02-21 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62195199A true JPS62195199A (ja) | 1987-08-27 |
Family
ID=12479915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036802A Pending JPS62195199A (ja) | 1986-02-21 | 1986-02-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62195199A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847985A (en) * | 1997-03-24 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Memory modules |
-
1986
- 1986-02-21 JP JP61036802A patent/JPS62195199A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847985A (en) * | 1997-03-24 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Memory modules |
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