KR100582912B1 - 집적 회로를 수용하는 하우징을 갖는 전자 회로 장치 - Google Patents
집적 회로를 수용하는 하우징을 갖는 전자 회로 장치 Download PDFInfo
- Publication number
- KR100582912B1 KR100582912B1 KR1019997002306A KR19997002306A KR100582912B1 KR 100582912 B1 KR100582912 B1 KR 100582912B1 KR 1019997002306 A KR1019997002306 A KR 1019997002306A KR 19997002306 A KR19997002306 A KR 19997002306A KR 100582912 B1 KR100582912 B1 KR 100582912B1
- Authority
- KR
- South Korea
- Prior art keywords
- integrated circuit
- housing
- electronic circuit
- contact points
- memory
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
본 발명은 집적 회로를 수용하는 하우징을 갖는 전자회로장치에 관한 것이며, 집적 회로 상에 형성된 특정 콘택점 사이에 전기 접속을 선택적으로 제공함으로써 집적 회로가 선택적으로 다수의 상이한 작동 모드 중 하나로 변위될 수 있다. 전술한 모듈은, 집적 회로의 작동 및 구성을 위해 제공된 집적 회로의 전체 콘택점이 외부에서 콘택 가능한 하우징의 접속 엘리먼트와 접속되는 것을 특징으로 한다.
Description
본 발명은 집적 회로를 수용하는 하우징을 갖는 청구항 제 1항에 따른 전자회로장치, 즉 집적 회로상에 형성된 특정 콘택점들 사이의 전기 접속을 선택적으로 제공함으로써 집적 회로가 다수의 상이한 작동 모드들 중 하나로 선택적으로 세팅될 수 있는 전자회로 장치에 관한 것이다.
줄여서 하기에 "디바이스"로 표시된 상기 방식의 유니트는 예를 들어(이로 한정되는 것은 아님) 메모리 디바이스이며, 상기 메모리 디바이스는 예를 들어(이로 한정되는 것은 아님) SIMM(Single In-line Memory Module) 상에 조립하기 위해 제공된다.
종래의 메모리 디바이스가 장착된 SIMM은 도 2에 도시된다. 도 2에서 도면 부호 (1)로 표시된 전술한 메모리 디바이스는 프린트 회로 기판(2) 상에 납땜된다. 프린트 회로 기판(2)에는 그것의 가장 자리를 따라 서로 옆으로 나란히 배치된 다수의 콘택 엘리먼트(3)가 제공되고, 따라서 상기 콘택 엘리먼트(3)는 도면에 도시되지 않은 다른 프린트 회로 기판에, 더 정확히 말해서 프린트 회로 기판 상에 제공된 프린트 회로 기판 커넥터에 끼워질 수 있다.
상기 방식의 SIMM의 공지된 적용 분야는, SIMM이 주메모리-모듈로 사용되는 퍼스널 컴퓨터이다.
전술한 메모리 디바이스에는 공지된 바와 같이, 하우징에 따라 그리고 디바이스의 구성(organizational) 형태 및 작동 모드에 따라 구별되는 다수의 변형예가 존재한다.
상이한 구성 형태는 특히 유니트의 크기에 작용하며, 상기 유니트에서 각각의 메모리 모듈에 저장될 또는 거기에 저장된 데이터가 입력되거나 출력될 수 있다. 더 정확히 말해서 조직 형태에 의해 특히, 입력될 또는 출력될 개별 데이터가 각각 몇 비트 또는 바이트를 갖는지(가질 수 있는지 또는 가져야 하는지)가 결정된다. 이에 따라, 특정 메모리 영역에 액세스하기 위해 메모리 디바이스에 인가되는 어드레스도 또한 변동될 수 있다.
상이한 작동 모드는 특히 각각의 메모리 모듈의 트리거링 및 그에 대한 메모리 디바이스의 특별한 반응에 영향을 미친다. 상이한 작동 모드는 예를 들어 EDO(enhanced 또는 extended data out)-모드, FPM(fast page mode), 상이한 방식의 리프레쉬 사이클(refresh cycle) 등이다.
구성 형태 및 작동 모드는 메모리 디바이스의 각각의 외부 결선(상기 메모리 디바이스를 트리거링하는 제어기)에 맞춰진다(또는 역으로).
상이한 하우징은 그것의 접속 엘리먼트(예를 들어 핀)의 개수, 특히 선택된 구성 형태에 따른, 어드레스- 및 데이터-입력 및/또는 -출력에 접속하기 위한 접속 엘리먼트의 개수에 따라서, 및 프린트 회로 기판상에 하우징을 조립할 수 있는 방식에 따라서 구별된다.
도 2에 도시된 메모리 디바이스(1)의 하우징은 메모리 디바이스용으로 매우 자주 사용되는 소위 SOJ-하우징이며, 상기 하우징도 마찬가지로 다수의 상이한 접속 엘리먼트를 포함하는 다양한 실시 형태로 제조된다.
집적 회로의 다수의 상이한 하우징 및 다수의 상이한 조직 형태 및 작동 모드는 메모리 디바이스의 제조시 매우 잦은 변화(재료 및 공작 기구 변화)를 요구하며 실질적으로 재고관리를 거의 불가능하게 한다.
따라서 제조 후에 그것의 구성 형태 및 작동 모드의 측면에서 다소 자유롭게 배치(configuration)될 수 있고, 또한 다수의 상이한 (메모리-)디바이스에 사용될 수 있는 집적 회로의 제조 및 사용에 대한 변화가 행해졌다.
전술한 배치는 예를 들어 집적 회로 상에 형성된 특정 콘택점 사이에 선택적으로 전기적 접속이 제공되는 것에 의해 실행될 수 있다. 상기 전기 접속은 하우징 내에 제공된, 예를 들어 본딩에 의해 제조된 와이어 접속이다(와이어링).
바람직하게 집적 회로를 항상 개별적인 요구 사항에 맞는 하우징에 수용하는 것과 함께 실행될 수 있는 상기 방식의 와이어링에 의해 집적 회로는 각각의 요구에 따라 다양한 작동 모드로 세팅될 수 있으며, 상기 작동 모드에 의해서 집적 회로에는 각각 확실하게 정해진 구성 형태 및 작동 모드가 할당될 수 있다.
다수의 상이한 방식으로 작동하는 메모리 디바이스 및 제조 공정의 마무리 단계에 이루어지는 메모리 디바이스의 배치(개별화)를 위한 출발 제품으로서 동일한 집적 회로를 제공함으로써, 다양한 메모리 디바이스를 제조하는 것이 용이해진다.
그럼에도 불구하고 상기 방식의 메모리 디바이스의 제조는 여전히 복잡하게 이루어진다. 왜냐 하면 집적 회로의 배치는, 집적 회로가 수용될 하우징의 형태에 따라 상이한 조치 및 그에 따른 상이한 공작 기구의 사용을 요구하기 때문이다.
본 발명의 목적은, 집적 회로를 수용하는 하우징을 갖는 전자회로장치를 청구항 제 1항의 전제부에 따라, 집적 회로의 제조가 계속해서 표준화 방식으로 개발되는 것이다.
상기 목적은 본 발명에 따라 청구항 제 1항의 특징부에 따라 달성된다.
그에 따라 집적 회로의 작동 및 배치를 위해 제공된 집적 회로의 전체 콘택점이 외부로부터 접속할 수 있는 하우징의 접속 엘리먼트와 접속된다.
다른 말로 하면 집적 회로의 전체 콘택점이 하우징의 상응하는 접속 엘리먼트를 통해 외부로부터 접속된다. 그 결과, 한편으로는 다수의 상이한 하우징 변형예가 감소될 수 있으며, 다른 한편으로는 집적 회로의 범용적 배치가 완전히 디바이스-제조 공정으로부터 제거될 수 있다.
상기 방식으로 디바이스-제조가 지금까지의 경우보다 더욱 표준화된다.
완전히 외부로 연장된 집적 회로의 콘택점의 어느 부분이 실제로 사용되는 지(외부 결선에 의해 또는 서로 접속되어)의 선택은 프린트 회로 기판에 의해 이루어지며, 프린트 회로 기판 상에 디바이스가 조립될 수 있다. 이것은 예를 들어(그러나 무조건적이 아닌), 프린트 회로 기판이 디바이스의 이러한 접속점과 콘택될 수(납땜될 수) 있는 것에 의해 이루어지며, 상기 접속점은 계획된 사용을 위해 실제로 필요하다.
집적 회로의 배치는 또한 프린트 회로 기판에 의해 결정될 수 있다. 이를 위해 프린트 회로 기판이 특정 작동 모드의 작동을 위해 접속될 집적 회로의 콘택점, 더 자세히 말해서 상기 콘택점과 접속된 하우징의 콘택점과 접속되는 도체 트랙을 포함하는 것이 요구된다.
본 발명의 바람직한 개선예는 중속항에서 다루어진다.
도 1은 본 발명에 따라 형성된 메모리 모듈이 장착된 SIMM의 개략도이며,
도 2는 통상적인 방식으로 형성된 메모리 모듈이 장착된 SIMM의 개략도이다.
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
하기에 기술될 본 발명은 기본적으로 모든 종류의 집적 회로에 사용할 수 있다. 그러나 본 발명은 특히, 먼저 그것의 제조 후 어느 정도의 규모로 포괄적으로 사용될 수 있고, 나중에 하드웨어적인 구성에 의해 개별화될 수 있는 그러한 집적회로에 사용하는 것에 적합하다. 개별화 시에는 기본적으로 집적 회로의 모든 임의의 개별화가 다루어질 수 있다. 그러나 본 발명은 바람직하게, 개별화가 집적 회로상에 제공된 콘택점의 선택적 접속에 의해 실행될 수 있는 그러한 집적 회로에 사용될 수 있다.
집적 회로를 수용하는 하우징을 갖는 본 발명에 따른 집적 회로는 기본적으로 지금까지의 경우와 동일한 집적 회로를 토대로 한다. 즉, 본 집적 회로는 절대로 근본적인 변화를 요구하지 않는다.
본 발명은, 본 발명에 따라 형성된 메모리 디바이스가 장착된 SIMM을 참조하여 하기에서 설명된다. 물론 본 발명에 따라 배치된 디바이스는 소위 DIMM(Dual Inline Memory Modules)에 장착될 수 있다. 게다가 본 발명은 SIMM 및/또는 DIMM-제조를 위해 제공되지 않은 메모리 디바이스에도 사용될 수 있으며, 전술한 바와 같이 절대적으로 메모리 디바이스만 취급하는 것도 아니다.
본 발명에 따라 배치된 메모리 디바이스는 집적 회로 및 집적 회로를 수용하는 하우징을 포함한다.
집적 회로는 (통상적으로 그것의 가장 자리를 따라) 다수의 콘택점을 포함하는 반도체칩이다. 콘택점은 개별적으로 상이한 기능을 갖는다. 한편으로(대부분) 콘택점은 공급 전력 및 어드레스 신호, 데이터 신호 및 제어 신호의 입력 및/또는 출력에 사용되고, 다른 한편으로 집적 회로의 특정 작동 형태의 선택, 구체적으로 말해서 집적 회로의 특정 구성 형태 및 특정 작동 모드의 결정을 위해 사용된다.
집적 회로의 모든 콘택점, 적어도 집적 회로의 작동 및 배치를 위해 제공된 모든 콘택점은 하우징의 상응하는 접속 엘리먼트와 접속되고 그에 따라 각각의 모듈의 외부로부터 접근이 용이하다.
하우징에 제공될 접속 엘리먼트는 거기서 해당 집적 회로의 콘택점의 개수와 일치하는 개수로 제공된다.
종래 방식의 집적 회로의 콘택점은 지금까지 그 일부만이 하우징의 접속 엘리먼트와 접속되었다. 더 정확히 말해서 각각의 사용 목적을 위해 포기될 수 없는 집적 회로의 콘택점만이 각각 외부로부터 접속될 수 있었다.
본 발명에 따른 디바이스에서 하우징의 접속 엘리먼트의 개수는 대응되는 종래의 모듈에서 보다 훨씬 많다.
그 결과, 늘어난 양 만큼 해당 모듈의 크기가 커지는 것을 막기 위해 바람직하게, 평면 단위당 최대 개수의 접속 엘리먼트가 제공되는 것을 허용하는 하우징 형태가 사용된다. 이를 위해 무엇보다, 예를 들어 소위 CSP(chip scaled packages)와 같이 하우징의 각각의 가장 자리를 따라서 뿐만 아니라 추가로 내부에서도 프린트 회로 기판과 접속될 수 있는(납땜될 수 있는) 접속점(접속열)이 제공되는 그러한 하우징이 적합하다. 하기의 설명이 부분적으로 CSP를 하우징으로 사용하는 것을 토대로 할지라도, 이에 제한되지는 않는다; 다른 하우징도 사용될 수 있다. CSP에 대한 가능한 대안은 소위 BGA(ball grid arrays)이다.
본 발명에 따라 CSP에 제공된 집적 회로(메모리 디바이스)가 장착될 수 있는 SIMM은 도 1에 도시된다. 여기서 도면 부호 (11)로 표시된 메모리 모듈은 프린트 회로 기판(12)상에 납땜된다. 프린트 회로 기판(12)에는 - 도 2에 도시된 종래의 프린트 회로 기판(2)과 같이 - 그것의 에지를 따라 서로 옆으로 나란히 놓이는 다수의 콘택 엘리먼트(13)가 제공되어, 상기 프린트 회로 기판(12)이 도면에 도시되지 않은 다른 프린트 회로 기판상에, 더 구체적으로 말해서 프린트 회로 기판상에 제공된 프린트 회로 기판 커넥터에 끼워질 수 있다.
본 발명에 따라 CSP에 제공된 집적 회로(메모리 디바이스)가 장착될 수 있는 SIMM은 도 1에 도시된다. 여기서 도면 부호 (11)로 표시된 메모리 모듈은 프린트 회로 기판(12)상에 납땜된다. 프린트 회로 기판(12)에는 - 도 2에 도시된 종래의 프린트 회로 기판(2)과 같이 - 그것의 에지를 따라 서로 옆으로 나란히 놓이는 다수의 콘택 엘리먼트(13)가 제공되어, 상기 프린트 회로 기판(12)이 도면에 도시되지 않은 다른 프린트 회로 기판상에, 더 구체적으로 말해서 프린트 회로 기판상에 제공된 프린트 회로 기판 커넥터에 끼워질 수 있다.
디바이스는 하우징을 제거함으로써, 즉 프린트 회로 기판상에 집적 회로를 직접 조립(접착)함으로써 및 본딩을 이용하여 집적 회로를 전기적으로 결합시킴으로써 훨씬 더 작게 형성될 수 있다(Chip-on-Board-Mounting). 또한 구입 가격이 높음에도 불구하고 하우징을 포기하지 않는 것이 바람직하다.
하우징의 존재는, 집적 회로가 프린트 회로 기판상에 조립되기 전에 포괄적인 질적 및 양적 검사를 받을 수 있고 인위적으로 변경될 수 있다는 사실에 대한 중요한 전제가 된다. 이에 따라 (그리고 이것에 의해서만), 프린트 회로 기판상에 조립된 칩이 결점이 없고 동일한 기술적 특성(예를 들어 응답 시간 또는 속도)을 갖는 것이 보장될 수 있다.
전술한 Chip-on-Board-Mounting시에는, 많은 노력에도 불구하고 결점이 있거나 서로 상이한 특성을 갖는 집적 회로가 프린트 회로 기판상에 조립되는 경우가 드물지 않게 발생한다. 프린트 회로 기판상에 조립된 후 이러한 결점이 확인되면, 그 결점의 복구는 그것이 가능하다 해도 매우 많은 비용이 든다. 따라서 Chip-on-Board-Mounting의 단점이 눈에 보이는 장점(작은 크기 및 모듈의 간단한 제조)보다 현저히 많다.
집적 회로의 모든 콘택점이 하우징의 상응하는 접속점과 접속되고 모든 콘택점에서 그리고 각각의 모듈의 외부로부터 콘택이 형성될 수 있음으로써, 각각의 모듈을 제조하는 동안 통상적인 모듈의 개별화는 필요치 않다. 게다가 상기 개별화는 그것의 프린트 회로 기판상의 조립까지 또는 그 이상 보류될 수 있다.
따라서 모듈은 그것의 사후 사용(그것의 조직 형태, 작동 모드 등)과 무관하게 완전한 단일(개별적인 특수성을 갖지 않는) 제조 공정에서 제조된다. 또한 (방금 언급한 이유 때문에) 상이한 사용 목적을 위해 제공되고 상이하게 구성된 다수의 모듈을 보관할 필요성도 없다.
집적 회로의 구성은 프린트 회로 기판 자체에 의해 이루어질 수 있으며, 상기 프린트 회로 기판상에 각각의 모듈이 조립될 수 있다.
가장 간단한 경우 전술한 프린트 회로 기판은 도체 트랙을 포함하며, 도체 트랙상에 조립된(납땜된) 모듈에서 상기 도체 트랙을 통해 특정 작동 모드를 세팅하기 위해 접속되는 콘택점 사이의 전기적 접속이 형성된다.
서로 결합될 수 없는 하우징의 접속 엘리먼트 사이에는 상기 접속 엘리먼트를 결합시키는 도체 트랙이 제공되지 않거나 도체 트랙에 의한 상기 접속 엘리먼트의 콘택이 전적으로 포기된다. 후자의 경우는, 프린트 회로 기판상에 모듈(모듈 하우징)의 해당 접속 엘리먼트가 접속될 수 있는(납땜될 수 있는) 접속점이 제공되지 않음으로써 매우 간단하고 신뢰성 있게 이루어질 수 있다. 또한 예를 들어 모듈의 각각의 접속 엘리먼트에도 같은 경우가 적용될 수 있으며, 상기 접속 엘리먼트는 어드레스 라인 및/또는 데이터 라인을 나타내며, 상기 어드레스 라인 및/또는 데이터 라인은 (프린트 회로 기판에 의해) 세팅된 집적 회로의 구성에 필요치 않다.
대안적으로 또는 추가적으로는, 프린트 회로 기판상에 제공된 회로 등을 수동으로 또는 전기적으로 작동시킴으로써 전술한 접속을 만들고/만들거나 분리시키는 것이 제안될 수 있다. 그 결과 개별적인 구성은 더 뒤로 미루어질 뿐만 아니라 실제 사용에서 변동되는 요구 사항에 맞춰질 수 있다.
집적 회로를 수용하는 하우징을 갖는 전술한 집적 회로는, 동일한 집적 회로를 토대로 하는 모듈이 각각 그것의 제조 후에 구성되고 따라서 각각의 사용 목적과 완전히 무관하게, 개별적인 특수성 없이 단일적으로 제조될 수 있게 한다.
본 발명에 의해, 집적 회로를 수용하는 하우징을 갖는 전자회로장치를 청구항 제 1항의 전제부에 따라, 집적 회로의 제조가 계속해서 단일화되는 방식으로 개발되었다.
Claims (6)
- 전자 회로 장치로서,다수의 콘택점들과, 상기 콘택점들 간의 다양한 전기적 연결의 조합을 선택함에 의해 각각 정의가능한 다수의 상이한 동작 모드들을 갖는 집적회로; 및외부 콘택을 제공하기 위한 접속 엘리먼트를 포함하고 상기 집적회로를 수용하는 하우징을 포함하며,상기 집적회로의 다수의 상이한 동작 모드 및 구성을 정의하기 위해 제공된 상기 집적회로의 모든 콘택점들이 상기 접속 엘리먼트에 연결되며 이에 의해 상기 하우징의 상기 대응 접속 엘리먼트를 경유하여 외부에 엑세스가능한, 전자 회로 장치.
- 제 1항에 있어서, 상기 집적회로는 소위 싱글 인라인 메모리 모듈(Single-Inline-Memory-Moduls;SIMM) 또는 소위 듀얼 인라인 메모리 모듈(Dual-Inline-Memory-Moduls;DIMM)에 장착하기에 적합한 메모리 디바이스인 것을 특징으로 하는 전자 회로 장치.
- 제 1항 또는 제 2항에 있어서, 상기 하우징은 소위 Chip Scaled Package(CSP)이거나 소위 Ball Grid Array(BGA)인 것을 특징으로 하는 전자 회로 장치.
- 제 1항 또는 제 2항에 있어서, 상기 하우징의 모든 접속 엘리먼트는 프린트 회로 기판의 상응하는 접속점과 납땜될 수 있도록 배치되는 것을 특징으로 하는 전자 회로 장치.
- 제 1항 또는 제 2항에 있어서, 보편적으로 사용될 수 있는 집적 회로를 개별 사용 장소에 지속적으로 매칭시키기 위해, 상기 집적 회로의 특정 콘택점 사이에 전기적 접속을 제공하여 선택적으로 세팅될 수 있는 작동 모드가 제공되는 것을 특징으로 하는 전자 회로 장치.
- 제 1항 또는 제 2항에 있어서, 상기 집적회로는 메모리 디바이스이며, 상기 메모리 디바이스에서는 작동 모드의 선택에 의해 구성 형태 및/또는 작동 모드가 결정될 수 있는 것을 특징으로 하는 전자 회로 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19638175.4 | 1996-09-18 | ||
DE19638175A DE19638175C2 (de) | 1996-09-18 | 1996-09-18 | Integrierte Schaltung (Chip) mit einem diese in sich aufnehmenden Gehäuse und externer Konfigurationsmöglichkeit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010029513A KR20010029513A (ko) | 2001-04-06 |
KR100582912B1 true KR100582912B1 (ko) | 2006-05-24 |
Family
ID=7806089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019997002306A KR100582912B1 (ko) | 1996-09-18 | 1997-09-15 | 집적 회로를 수용하는 하우징을 갖는 전자 회로 장치 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6573593B1 (ko) |
EP (1) | EP0938749B1 (ko) |
JP (1) | JP2001500671A (ko) |
KR (1) | KR100582912B1 (ko) |
DE (2) | DE19638175C2 (ko) |
WO (1) | WO1998012747A1 (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10021595B4 (de) * | 2000-05-04 | 2006-01-19 | Infineon Technologies Ag | Anordnung zur Auswahl der Konfiguration integrierter Halbleiterschaltungen |
DE10125025A1 (de) * | 2001-05-22 | 2002-12-12 | Infineon Technologies Ag | Schaltungsplantine für Speicherbauelemente |
US7656678B2 (en) | 2001-10-26 | 2010-02-02 | Entorian Technologies, Lp | Stacked module systems |
US7760513B2 (en) | 2004-09-03 | 2010-07-20 | Entorian Technologies Lp | Modified core for circuit module system and method |
US7443023B2 (en) | 2004-09-03 | 2008-10-28 | Entorian Technologies, Lp | High capacity thin module system |
US20060053345A1 (en) * | 2004-09-03 | 2006-03-09 | Staktek Group L.P. | Thin module system and method |
US7423885B2 (en) | 2004-09-03 | 2008-09-09 | Entorian Technologies, Lp | Die module system |
US20100256392A1 (en) * | 2007-11-21 | 2010-10-07 | Teva Pharmaceutical Industries Ltd. | Polymorphs of sunitinib base and processes for preparation thereof |
USD709894S1 (en) * | 2012-09-22 | 2014-07-29 | Apple Inc. | Electronic device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61120454A (ja) * | 1984-11-16 | 1986-06-07 | Sony Corp | デ−タ記憶用集積回路のパツケ−ジ |
JPH04280695A (ja) * | 1991-03-08 | 1992-10-06 | Hitachi Ltd | 高集積半導体装置及びそれを用いた半導体モジュール |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2605687B2 (ja) * | 1986-04-17 | 1997-04-30 | 三菱電機株式会社 | 半導体装置 |
US5247423A (en) * | 1992-05-26 | 1993-09-21 | Motorola, Inc. | Stacking three dimensional leadless multi-chip module and method for making the same |
JPH05343579A (ja) * | 1992-06-05 | 1993-12-24 | Toshiba Corp | 半導体実装基板 |
JPH06243677A (ja) | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
JP3332555B2 (ja) | 1993-12-17 | 2002-10-07 | 株式会社東芝 | 半導体装置およびその製造方法 |
US5608359A (en) * | 1995-10-10 | 1997-03-04 | Motorola, Inc. | Function-differentiated temperature compensated crystal oscillator and method of producing the same |
US5866949A (en) * | 1996-12-02 | 1999-02-02 | Minnesota Mining And Manufacturing Company | Chip scale ball grid array for integrated circuit packaging |
US5889332A (en) * | 1997-02-21 | 1999-03-30 | Hewlett-Packard Company | Area matched package |
-
1996
- 1996-09-18 DE DE19638175A patent/DE19638175C2/de not_active Expired - Lifetime
-
1997
- 1997-09-15 KR KR1019997002306A patent/KR100582912B1/ko not_active IP Right Cessation
- 1997-09-15 JP JP10514170A patent/JP2001500671A/ja active Pending
- 1997-09-15 WO PCT/DE1997/002067 patent/WO1998012747A1/de active IP Right Grant
- 1997-09-15 DE DE59712792T patent/DE59712792D1/de not_active Expired - Lifetime
- 1997-09-15 EP EP97910206A patent/EP0938749B1/de not_active Expired - Lifetime
-
1999
- 1999-03-18 US US09/272,668 patent/US6573593B1/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61120454A (ja) * | 1984-11-16 | 1986-06-07 | Sony Corp | デ−タ記憶用集積回路のパツケ−ジ |
JPH04280695A (ja) * | 1991-03-08 | 1992-10-06 | Hitachi Ltd | 高集積半導体装置及びそれを用いた半導体モジュール |
Also Published As
Publication number | Publication date |
---|---|
DE19638175A1 (de) | 1998-03-26 |
JP2001500671A (ja) | 2001-01-16 |
US6573593B1 (en) | 2003-06-03 |
EP0938749B1 (de) | 2007-01-03 |
DE19638175C2 (de) | 2000-05-25 |
DE59712792D1 (de) | 2007-02-15 |
EP0938749A1 (de) | 1999-09-01 |
KR20010029513A (ko) | 2001-04-06 |
WO1998012747A1 (de) | 1998-03-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100536482B1 (ko) | 반도체장치및그제조방법 | |
KR890004820B1 (ko) | 배저장밀도의 메모리 모듈 및 보드와 그 형성방법 | |
USRE36469E (en) | Packaging for semiconductor logic devices | |
US5138434A (en) | Packaging for semiconductor logic devices | |
US5995405A (en) | Memory module with flexible serial presence detect configuration | |
US7309999B2 (en) | Electronic device having an interface supported testing mode | |
US7466160B2 (en) | Shared memory bus architecture for system with processor and memory units | |
US6542393B1 (en) | Dual-bank memory module with stacked DRAM chips having a concave-shaped re-route PCB in-between | |
US20060267172A1 (en) | Memory-Module Board Layout for Use With Memory Chips of Different Data Widths | |
KR930020653A (ko) | 반도체 기억 장치의 실장 방법 | |
KR100582912B1 (ko) | 집적 회로를 수용하는 하우징을 갖는 전자 회로 장치 | |
US6933209B2 (en) | Stacking memory chips using flat lead-frame with breakaway insertion pins and pin-to-pin bridges | |
KR940026973A (ko) | 메모리 모듈 | |
US5808877A (en) | Multichip package having exposed common pads | |
JP2004213682A (ja) | メモリモジュール | |
US20040201968A1 (en) | Multi-bank memory module | |
JP3099051B2 (ja) | 半導体実装装置 | |
KR100228148B1 (ko) | 임피던스 정합 커패시터를 갖는 메모리 모듈 | |
JPS61120454A (ja) | デ−タ記憶用集積回路のパツケ−ジ | |
JPS62104149A (ja) | 集積回路チツプ・モジユ−ル | |
US6549420B2 (en) | Method and apparatus for increasing memory capacity | |
JPH10116958A (ja) | メモリシステム | |
JP2928075B2 (ja) | 半導体装置 | |
KR890006301Y1 (ko) | 디스크 드라이브 장치 | |
KR20000008345A (ko) | 선택단자를 갖는 모듈기판 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
B601 | Maintenance of original decision after re-examination before a trial | ||
J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20041224 Effective date: 20060131 |
|
S901 | Examination by remand of revocation | ||
GRNO | Decision to grant (after opposition) | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130510 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20140508 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20150507 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |