KR102457825B1 - 반도체시스템 - Google Patents

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Abstract

반도체시스템은 테스트모드를 제어하고, 칩아이디를 출력하며, 외부데이터를 수신하는 제1 반도체장치 및 다수의 메모리칩을 포함하는 제2 반도체장치를 포함하고, 상기 테스트모드의 라이트동작 시 상기 칩아이디에 응답하여 상기 다수의 메모리칩이 모두 활성화되어 동일한 입력데이터를 라이트하며, 상기 테스트모드의 리드동작 시 상기 칩아이디에 응답하여 상기 다수의 메모리칩 중 적어도 두개 이상의 모 메모리칩이 활성화되어 저장된 상기 입력데이터를 상기 외부데이터로 출력한다.

Description

반도체시스템{SEMICONDUCTOR SYSTEM}
본 발명은 적층되는 다수의 메모리칩을 테스트하는 반도체시스템에 관한 것이다.
최근 반도체장치에는 집적도를 향상시키기 위해 복수의 칩들을 적층한 입체 구조(3D, three Dimentional) 배치 기술이 적용되고 있다. 각각 적층된 칩들은 실리콘 관통 비아(TSV, Through Silicon Via)에 의해 전기적으로 연결된다. 반도체장치에 포함된 칩들은 실리콘 관통 비아를 통해 어드레스, 커맨드 및 테스트진입 및 테스트동작을 위한 신호들을 입력받고, 각종 정보를 포함한 신호 및 데이터를 출력할 수 있다. 실리콘 관통 비아를 사용함에 따라 반도체장치에 포함된 칩들은 서로 신호를 전송할 수 있고, 반도체장치를 제어하는 컨트롤러와의 거리에 따른 전송속도 열화를 방지할 수 있다.
한편, 입체 구조 배치 기술이 적용된 반도체장치가 제조된 후 정상적으로 동작하는 지 여부에 대한 테스트가 수행되어야 한다. 복수의 칩이 적층 구조를 갖는 반도체장치의 경우 테스트의 신뢰성 확보와 아울러 복수의 칩들에 대한 테스트 시간을 단축하는 것도 중요하다. 테스트 시간의 단축 여부가 제조 비용에 중요한 요인으로 작용하기 때문이다. 따라서, 실리콘 관통 비아를 통해 전기적으로 연결된 복수의 칩들이 적층한 입체 구조의 반도체장치에 있어 정상 동작 여부를 빠르게 확인할 수 있는 테스트 방법에 대한 연구가 활발하게 진행 중이다. 본 발명의 배경기술은 미국 등록특허 US7,449,909에 개시되어 있다.
본 발명은 칩아이디를 변경하는 테스트모드를 구비하고, 테스트모드에서 하나의 칩아이디 당 다수의 메모리칩을 활성화하여 압축병렬테스트를 수행하는 반도체시스템을 제공한다.
이를 위해 본 발명은 테스트모드를 제어하고, 칩아이디를 출력하며, 외부데이터를 수신하는 제1 반도체장치 및 다수의 메모리칩을 포함하는 제2 반도체장치를 포함하고, 상기 테스트모드의 라이트동작 시 상기 칩아이디에 응답하여 상기 다수의 메모리칩이 모두 활성화되어 동일한 입력데이터를 라이트하며, 상기 테스트모드의 리드동작 시 상기 칩아이디에 응답하여 상기 다수의 메모리칩 중 적어도 두개 이상의 모 메모리칩이 활성화되어 저장된 상기 입력데이터를 상기 외부데이터로 출력하는 반도체시스템을 제공한다.
또한, 본 발명은 다수의 메모리칩이 적층되고, 테스트모드의 라이트동작 시 상기 다수의 메모리칩이 모두 활성화되어 입력데이터를 저장하고, 리드동작 시 상기 칩아이디에 응답하여 활성화되는 상기 메모리칩에 저장된 입력데이터를 제1 메인패드를 통해 제1 외부데이터로 출력하는 제1 그룹 및 다수의 메모리칩이 적층되고, 상기 테스트모드의 상기 리드동작 시 상기 칩아이디에 응답하여 활성화되는 상기 메모리칩에 저장된 상기 입력데이터를 제2 메인패드를 통해 제2 외부데이터로 출력하는 제2 그룹을 포함하는 반도체장치를 제공한다.
본 발명에 의하면 칩아이디를 변경하는 테스트모드를 구비하고, 테스트모드에서 하나의 칩아이디 당 다수의 메모리칩을 활성화하여 압축병렬테스트를 수행함으로써 다수의 메모리칩을 테스트하는 시간을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 제1 메모리칩의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제1 메모리칩에 포함된 아이디설정회로의 구성을 도시한 회로도이다.
도 4는 도 2에 도시된 제1 메모리칩에 포함된 출력제어회로의 구성을 도시한 블럭도이다.
도 5 는 도 4에 도시된 출력제어회로에 포함된 리셋신호생성회로의 구성을 도시한 회로도이다.
도 6은 도 4에 도시된 출력제어회로에 포함된 서브제어신호생성회로의 구성을 도시한 회로도이다.
도 7은 도 4에 도시된 출력제어회로에 포함된 메인제어신호생성회로의 구성을 도시한 회로도이다.
도 8는 도 2에 도시된 제1 메모리칩에 포함된 데이터출력회로의 구성을 도시한 회로도이다.
도 9 내지 도 14은 본 발명의 일 실시예에 따른 반도체시스템의 테스트모드의 동작을 설명하기 위한 도면이다.
도 15는 도 1 내지 도 14에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다.
제1 반도체장치(1)는 제1 내지 제3 칩아이디(CID<1:3>) 및 제1 내지 제3 테스트제어신호(TPX<1:3>)를 출력할 수 있다. 제1 반도체장치(1)는 제1 내지 제4 외부데이터(ED<1:4>)를 수신할 수 있다. 제1 반도체장치(1)는 제1 내지 제4 외부데이터(ED<1:4>)의 로직레벨을 감지하여 제1 내지 제8 메모리칩(MC1~MC8)의 불량 여부를 테스트할 수 있다. 제1 반도체장치(1)는 제1 내지 제4 데이터패드(DP1~DP4)를 포함할 수 있다. 제1 반도체장치(1)는 제1 내지 제4 데이터패드(DP1~DP4)를 통해 제1 내지 제4 외부데이터(ED<1:4>)를 수신할 수 있다. 제1 내지 제4 데이터패드들(DP1~DP4)은 제2 반도체장치(2)에 포함된 제1 내지 제8 메인패드들(MP1~MP8)과 연결될 수 있다. 제1 내지 제4 데이터패드들(DP1~DP4)은 실리콘 관통 비아(TSV, Through Silicon Via)에 의해 제2 반도체장치(2)에 포함된 제1 내지 제8 메인패드들(MP1~MP8)과 전기적으로 연결될 수 있다. 제1 내지 제4 데이터패드들(DP1~DP4)은 금속 와이어를 통해 제2 반도체장치(2)에 포함된 제1 내지 제8 메인패드들(MP1~MP8)과 전기적으로 연결될 수 있다. 제1 내지 제3 칩아이디(CID<1:3>)는 제2 반도체장치(2)에 포함된 제1 내지 제8 메모리칩(MC1~MC8)을 활성화하기 위한 고유 로직레벨조합을 포함할 수 있다. 예를 들어 제1 내지 제3 칩아이디(CID<1:3>)가 'L,L,L'인 경우는 제1 메모리칩(MC1)이 활성화되는 경우이고, 제1 내지 제3 칩아이디(CID<1:3>)가 'H,H,H'인 경우는 제8 메모리칩(MC8)이 활성화되는 경우로 설정될 수 있다. 제1 내지 제3 테스트제어신호(TPX<1:3>)는 제1 내지 제3 테스트모드를 제어하기 위한 신호로 설정될 수 있다. 제1 테스트제어신호(TPX<1>)는 제1 테스트모드를 활성화시키기 위해 인에이블되는 신호로 설정될 수 있다. 제2 테스트제어신호(TPX<2>)는 제2 테스트모드를 활성화시키기 위해 인에이블되는 신호로 설정될 수 있다. 제3 테스트제어신호(TPX<3>)는 제3 테스트모드를 활성화시키기 위해 인에이블되는 신호로 설정될 수 있다. 제1 테스트모드는 제1 내지 제4 메모리칩들(MC1~MC4) 중 또는 제5 내지 제8 메모리칩(MC5~MC8) 중 서로 집접 인접한 두 개의 메모리칩들이 활성화되어 리드동작을 수행하는 테스트모드로 설정될 수 있다. 제2 테스트모드는 제1 내지 제4 메모리칩들(MC1~MC4) 중 또는 제5 내지 제8 메모리칩(MC5~MC8) 중 적어도 하나의 메모리 칩에 의해 서로 이격된 두 개의 메모리칩들이 활성화되어 리드동작을 수행하는 테스트모드로 설정될 수 있다. 제3 테스트모드는 제1 내지 제4 메모리칩(MC1~MC4) 중 어느 하나와 제5 내지 제8 메모리칩(MC1~MC4) 중 어느 하나가 활성화되어 리드동작을 수행하는 테스트모드로 설정될 수 있다. 제1 내지 제3 테스트모드는 후술하는 구성을 바탕으로 구체적으로 설명하도록 한다.
제2 반도체장치(2)는 제1 내지 제8 메모리칩(MC1~MC8)을 포함할 수 있다. 제1 내지 제8 메모리칩(MC1~MC8)은 제1 반도체장치(1) 또는 기판(도시하지 않음) 상에 순차적으로 적층되도록 구현될 수 있다. 제1 내지 제4 메모리칩(MC1~MC4)은 제1 그룹으로 설정될 수 있다. 제5 내지 제8 메모리칩(MC5~MC8)은 제2 그룹으로 설정될 수 있다.
제1 메모리칩(MC1)은 제1 내지 제4 서브패드(SP1~SP4) 및 제1 내지 제4 메인패드(MP1~MP4)를 포함할 수 있다. 제1 메모리칩(MC1)은 라이트동작 시 입력데이터(도 2의 DIN)를 저장할 수 있다. 제1 메모리칩(MC1)은 제1 내지 제3 칩아이디(CID<1:3>)가 제1 조합 'L,L,L'인 경우 활성화될 수 있다. 제1 메모리칩(MC1)은 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 리드동작 시 저장된 입력데이터(도 2의 DIN)를 제1 내지 제4 서브패드(SP1~SP4)로 출력할 수 있다. 제1 메모리칩(MC1)은 제1 내지 제4 서브패드(SP1~SP4)에 실린 데이터를 제1 내지 제4 메인패드(MP1~MP4)를 통해 제1 내지 제4 외부데이터(ED<1:4>)로 출력할 수 있다.
제2 메모리칩(MC2)은 제5 내지 제8 서브패드(SP5~SP8)를 포함할 수 있다. 제2 메모리칩(MC2)은 라이트동작 시 입력데이터(도 2의 DIN)를 저장할 수 있다. 제2 메모리칩(MC2)은 제1 내지 제3 칩아이디(CID<1:3>)가 제2 조합 'L,L,H'인 경우 활성화될 수 있다. 제2 메모리칩(MC2)은 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 리드동작 시 저장된 입력데이터(도 2의 DIN)를 제5 내지 제8 서브패드(SP5~SP8)로 출력할 수 있다. 제5 내지 제8 서브패드(SP5~SP8)는 제1 내지 제4 서브패드(SP1~SP4)와 연결될 수 있다. 제5 내지 제8 서브패드(SP5~SP8)는 실리콘 관통 비아(TSV, Through Silicon Via)에 의해 제1 내지 제4 서브패드(SP1~SP4)와 전기적으로 연결될 수 있다. 제5 내지 제8 서브패드(SP5~SP8)는 금속 와이어를 통해 제1 내지 제4 서브패드(SP1~SP4)와 전기적으로 연결될 수 있다.
제3 메모리칩(MC3)은 제9 내지 제12 서브패드(SP9~SP12)를 포함할 수 있다. 제3 메모리칩(MC3)은 라이트동작 시 입력데이터(도 2의 DIN)를 저장할 수 있다. 제3 메모리칩(MC3)은 제1 내지 제3 칩아이디(CID<1:3>)가 제3 조합 'L,H,L'인 경우 활성화될 수 있다. 제3 메모리칩(MC3)은 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 리드동작 시 저장된 입력데이터(도 2의 DIN)를 제9 내지 제12 서브패드(SP9~SP12)로 출력할 수 있다. 제9 내지 제12 서브패드(SP9~SP12)는 제1 내지 제4 서브패드(SP1~SP4)와 연결될 수 있다. 제9 내지 제12 서브패드(SP9~SP12)는 실리콘 관통 비아(TSV, Through Silicon Via)에 의해 제1 내지 제4 서브패드(SP1~SP4)와 전기적으로 연결될 수 있다. 제9 내지 제12 서브패드(SP9~SP12)는 금속 와이어를 통해 제1 내지 제4 서브패드(SP1~SP4)와 전기적으로 연결될 수 있다.
제4 메모리칩(MC4)은 제13 내지 제16 서브패드(SP13~SP16)를 포함할 수 있다. 제4 메모리칩(MC4)은 라이트동작 시 입력데이터(도 2의 DIN)를 저장할 수 있다. 제4 메모리칩(MC4)은 제1 내지 제3 칩아이디(CID<1:3>)가 제4 조합 'L,H,H'인 경우 활성화될 수 있다. 제4 메모리칩(MC4)은 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 리드동작 시 저장된 입력데이터(도 2의 DIN)를 제13 내지 제16 서브패드(SP13~SP16)로 출력할 수 있다. 제13 내지 제16 서브패드(SP13~SP116)는 제1 내지 제4 서브패드(SP1~SP4)와 연결될 수 있다. 제13 내지 제16 서브패드(SP13~SP16)는 실리콘 관통 비아(TSV, Through Silicon Via)에 의해 제1 내지 제4 서브패드(SP1~SP4)와 전기적으로 연결될 수 있다. 제13 내지 제16 서브패드(SP13~SP16)는 금속 와이어를 통해 제1 내지 제4 서브패드(SP1~SP4)와 전기적으로 연결될 수 있다.
제5 메모리칩(MC5)은 제17 내지 제20 서브패드(SP17~SP20) 및 제5 내지 제8 메인패드(MP5~MP8)를 포함할 수 있다. 제5 메모리칩(MC5)은 라이트동작 시 입력데이터(도 2의 DIN)를 저장할 수 있다. 제5 메모리칩(MC5)은 제1 내지 제3 칩아이디(CID<1:3>)가 제5 조합 'H,L,L'인 경우 활성화될 수 있다. 제5 메모리칩(MC5)은 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 리드동작 시 저장된 입력데이터(도 2의 DIN)를 제17 내지 제20 서브패드(SP17~SP20)로 출력할 수 있다. 제5 메모리칩(MC5)은 제17 내지 제20 서브패드(SP17~SP20)에 실린 데이터를 제5 내지 제8 메인패드(MP5~MP8)를 통해 제1 내지 제4 외부데이터(ED<1:4>)로 출력할 수 있다.
제6 메모리칩(MC6)은 제21 내지 제24 서브패드(SP21~SP24)를 포함할 수 있다. 제6 메모리칩(MC6)은 라이트동작 시 입력데이터(도 2의 DIN)를 저장할 수 있다. 제6 메모리칩(MC6)은 제1 내지 제3 칩아이디(CID<1:3>)가 제6 조합 'H,L,H'인 경우 활성화될 수 있다. 제6 메모리칩(MC6)은 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 리드동작 시 저장된 입력데이터(도 2의 DIN)를 제21 내지 제24 서브패드(SP21~SP24)로 출력할 수 있다. 제21 내지 제24 서브패드(SP21~SP24)는 제17 내지 제20 서브패드(SP17~SP20)와 연결될 수 있다. 제21 내지 제24 서브패드(SP21~SP24)는 실리콘 관통 비아(TSV, Through Silicon Via)에 의해 제17 내지 제20 서브패드(SP17~SP20)와 전기적으로 연결될 수 있다. 제21 내지 제24 서브패드(SP21~SP24)는 금속 와이어를 통해 제17 내지 제20 서브패드(SP17~SP20)와 전기적으로 연결될 수 있다.
제7 메모리칩(MC7)은 제25 내지 제28 서브패드(SP25~SP28)를 포함할 수 있다. 제7 메모리칩(MC7)은 라이트동작 시 입력데이터(도 2의 DIN)를 저장할 수 있다. 제7 메모리칩(MC7)은 제1 내지 제3 칩아이디(CID<1:3>)가 제7 조합 'H,H,L'인 경우 활성화될 수 있다. 제7 메모리칩(MC7)은 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 리드동작 시 저장된 입력데이터(도 2의 DIN)를 제25 내지 제28 서브패드(SP25~SP28)로 출력할 수 있다. 제25 내지 제28 서브패드(SP25~SP28)는 제17 내지 제20 서브패드(SP17~SP20)와 연결될 수 있다. 제25 내지 제28 서브패드(SP25~SP28)는 실리콘 관통 비아(TSV, Through Silicon Via)에 의해 제17 내지 제20 서브패드(SP17~SP20)와 전기적으로 연결될 수 있다. 제25 내지 제28 서브패드(SP25~SP28)는 금속 와이어를 통해 제17 내지 제20 서브패드(SP17~SP20)와 전기적으로 연결될 수 있다.
제8 메모리칩(MC8)은 제29 내지 제32 서브패드(SP29~SP32)를 포함할 수 있다. 제8 메모리칩(MC8)은 라이트동작 시 입력데이터(도 2의 DIN)를 저장할 수 있다. 제8 메모리칩(MC8)은 제1 내지 제3 칩아이디(CID<1:3>)가 제8 조합 'H,H,H'인 경우 활성화될 수 있다. 제8 메모리칩(MC8)은 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 리드동작 시 저장된 입력데이터(도 2의 DIN)를 제29 내지 제32 서브패드(SP29~SP32)로 출력할 수 있다. 제29 내지 제32 서브패드(SP29~SP32)는 제17 내지 제20 서브패드(SP17~SP20)와 연결될 수 있다. 제29 내지 제32 서브패드(SP29~SP32)는 실리콘 관통 비아(TSV, Through Silicon Via)에 의해 제17 내지 제20 서브패드(SP17~SP20)와 전기적으로 연결될 수 있다. 제29 내지 제32 서브패드(SP29~SP32)는 금속 와이어를 통해 제17 내지 제20 서브패드(SP17~SP20)와 전기적으로 연결될 수 있다.
도 2를 참고하면 제1 메모리칩(MC1)은 아이디설정회로(10), 출력제어회로(20), 메모리회로(30), 데이터처리회로(40) 및 데이터출력회로(50)를 포함할 수 있다.
아이디설정회로(10)는 제1 내지 제6 테스트모드신호(TM<1:6>)에 응답하여 제1 내지 제3 칩아이디(CID<1:3>)를 변경하여 제1 내지 제3 내부아이디(IID<1:3>)를 생성할 수 있다. 아이디설정회로(10)는 제1 내지 제3 테스트제어신호(TPX<1:3>) 및 제1 내지 제6 테스트모드신호(TM<1:6>)에 응답하여 제1 내지 제3 칩아이디(CID<1:3>)를 변경하여 제1 내지 제3 설정아이디(SID<1:3>)를 생성할 수 있다. 제1 내지 제6 테스트모드신호(TM<1:6>)는 제1 반도체장치(1) 또는 외부로부터 입력되는 신호로 설정될 수 있다. 제1 내지 제6 테스트모드신호(TM<1:6>)는 제2 반도체장치(2) 내부에 구비되는 회로로부터 테스트모드에 따라 다양한 로직레벨로 생성될 수 있다. 제1 내지 제6 테스트모드신호(TM<1:6>)는 제1 내지 제3 칩아이디(CID<1:3>)의 로직레벨을 변경하기 위한 신호로 설정될 수 있다. 제1 및 제2 테스트모드신호(TM<1:2>)는 제1 칩아이디(CID<1>)의 로직레벨을 변경하기 위한 신호로 설정될 수 있다. 제3 및 제4 테스트모드신호(TM<3:4>)는 제2 칩아이디(CID<2>)의 로직레벨을 변경하기 위한 신호로 설정될 수 있다. 제5 및 제6 테스트모드신호(TM<5:6>)는 제3 칩아이디(CID<3>)의 로직레벨을 변경하기 위한 신호로 설정될 수 있다.
출력제어회로(20)는 제1 내지 제3 설정아이디(SID<1:3>)에 응답하여 제1 내지 제4 서브제어신호(SCON<1:4>) 및 제1 내지 제4 메인제어신호(MCON<1:4>)를 생성할 수 있다. 출력제어회로(20)는 리드동작 시 제1 내지 제3 설정아이디(SID<1:3>)의 조합에 따라 제1 내지 제4 서브제어신호(SCON<1:4>) 및 제1 내지 제4 메인제어신호(MCON<1:4>)를 생성할 수 있다.
메모리회로(30)는 제1 내지 제3 칩아이디(CID<1:3>) 또는 제1 내지 제3 내부아이디(IID<1:3>)의 조합이 제1 조합인 경우 활성화될 수 있다. 제1 내지 제3 칩아이디(CID<1:3>)의 제1 조합은 제1 칩아이디(CID<1>)가 로직로우레벨이고, 제2 칩아이디(CID<2>)가 로직로우레벨이며, 제3 칩아이디(CID<3>)가 로직로우레벨인 경우이다. 제1 내지 제3 내부아이디(IID<1:3>)의 제1 조합은 제1 내부아이디(IID<1>)가 로직로우레벨이고, 제2 내부아이디(IID<2>)가 로직로우레벨이며, 제3 내부아이디(IID<3>)가 로직로우레벨인 경우이다. 메모리회로(30)는 라이트동작 시 입력데이터(DIN)를 저장할 수 있다. 메모리회로(30)는 라이트신호(WT)에 응답하여 입력데이터(DIN)를 저장할 수 있다. 메모리회로(30)는 리드동작 시 저장된 입력데이터(DIN)를 제1 내지 제4 내부데이터(ID<1:4>)로 출력할 수 있다. 메모리회로(30)는 리드신호(RD)에 응답하여 저장된 입력데이터(DIN)를 제1 내지 제4 내부데이터(ID<1:4>)로 출력할 수 있다. 제1 내지 제4 내부데이터(ID<1:4>)는 제2 반도체장치(2)의 버스트길이에 따라 비트수가 결정될 수 있다. 본 발명의 일 실시예에 따른 제1 내지 제4 내부데이터(ID<1:4>)는 각각 4비트의 데이터를 포함하도록 구현되어 버스트길이 16으로 설정될 수 있다. 제1 내지 제4 내부데이터(ID<1:4>)의 비트들은 메모리회로(30) 내부에 구비되는 모든 뱅크들의 불량여부를 포함하는 신호로 설정될 수 있다. 제1 내지 제4 내부데이터(ID<1:4>)는 다수 비트에 대한 비교결과를 출력하는 일반적인 압축병렬테스트를 수행하여 생성될 수 있다.
데이터처리회로(40)는 제1 내지 제4 내부데이터(ID<1:4>)를 제1 내지 제4 전달데이터(TD<1:4>)로 출력할 수 있다. 예를 들어 버스트길이가 16으로 설정되는 경우, 데이터처리회로(40)는 제1 내지 제4 내부데이터(ID<1:4>)에 포함된 16비트를 제1 및 제2 전달데이터(TD<1:2>)로 출력하거나 제3 및 제4 전달데이터(TD<3:4>)로 출력할 수 있다.
데이터출력회로(50)는 제1 내지 제4 서브제어신호(SCON<1:4>)에 응답하여 제1 내지 제4 전달데이터(TD<1:4>)로부터 제1 내지 제4 출력데이터(DO<1:4>)를 생성할 수 있다. 제1 내지 제4 출력데이터(DO<1:4>)는 제1 내지 제4 서브패드(SP1~SP4)로 출력될 수 있다. 데이터출력회로(50)는 제1 내지 제4 메인제어신호(MCON<1:4>)에 응답하여 제1 내지 제4 출력데이터(DO<1:4>)로부터 제1 내지 제4 외부데이터(ED<1:4>)를 생성할 수 있다. 제1 내지 제4 외부데이터(ED<1:4>)는 제1 내지 제4 메인패드(MP<1:4>)로 출력될 수 있다.
한편, 제2 내지 제8 메모리칩(MC2~MC8)은 제1 메모리칩(MC1)과 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 3을 참고하면, 아이디설정회로(10)는 고정신호생성회로(11), 내부아이디생성회로(12) 및 래치회로(13)를 포함할 수 있다.
고정신호생성회로(11)는 제1 테스트제어신호(TPX<1>), 제2 테스트제어신호(TPX<2>) 및 제3 테스트제어신호(TPX<3>)를 논리합 연산을 수행하여 고정신호(FIX)를 생성할 수 있다. 고정신호생성회로(11)는 제1 테스트제어신호(TPX<1>), 제2 테스트제어신호(TPX<2>) 및 제3 테스트제어신호(TPX<3>) 중 어느 하나라도 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 고정신호(FIX)를 생성할 수 있다. 고정신호생성회로(11)는 제1 테스트제어신호(TPX<1>), 제2 테스트제어신호(TPX<2>) 및 제3 테스트제어신호(TPX<3>)를 부정논리합 연산을 수행하여 반전고정신호(FIXB)를 생성할 수 있다. 반전고정신호(FIXB)는 고정신호(FIX)가 반전되는 신호이다. 제1 테스트제어신호(TPX<1>)는 제1 테스트모드에 진입하기 위해 로직하이레벨로 인에이블되는 신호이다. 제2 테스트제어신호(TPX<2>)는 제2 테스트모드에 진입하기 위해 로직하이레벨로 인에이블되는 신호이다. 제3 테스트제어신호(TPX<3>)는 제3 테스트모드에 진입하기 위해 로직하이레벨로 인에이블되는 신호이다.
내부아이디생성회로(12)는 제1 내지 제6 테스트모드신호(TM<1:6>)의 로직레벨에 따라 제1 내지 제3 칩아이디(CID<1:3>)의 로직레벨을 변경하여 제1 내지 제3 내부아이디(IID<1:3>)를 생성할 수 있다. 내부아이디생성회로(12)는 제1 내지 제6 테스트모드신호(TM<1:6>)의 로직레벨에 따라 제1 내지 제3 칩아이디(CID<1:3>)를 버퍼링하여 제1 내지 제3 내부아이디(IID<1:3>)를 생성할 수 있다.
좀더 구체적으로 제1 내지 제6 테스트모드신호(TM<1:6>)의 로직레벨에 따라 제1 내지 제3 칩아이디(CID<1:3>)로부터 제1 내지 제3 내부아이디(IID<1:3>)를 생성하는 동작을 설명하면 다음과 같다.
우선, 제1 칩아이디(CID<1>)로부터 제1 내부아이디(IID<1>)를 생성하는 동작을 설명하면 다음과 같다.
내부아이디생성회로(12)는 제1 테스트모드신호(TM<1>)가 로직하이레벨인 경우 제1 칩아이디(CID<1>)의 로직레벨과 관계없이 제2 테스트모드신호(TM<2>)의 로직레벨을 갖는 제1 내부아이디(IID<1>)를 생성한다. 내부아이디생성회로(12)는 제1 테스트모드신호(TM<1>)가 로직하이레벨이고 제2 테스트모드신호(TM<2>)가 로직하이레벨인 경우 로직하이레벨의 제1 내부아이디(IID<1>)를 생성한다. 내부아이디생성회로(12)는 제1 테스트모드신호(TM<1>)가 로직하이레벨이고 제2 테스트모드신호(TM<2>)가 로직로우레벨인 경우 로직로우레벨의 제1 내부아이디(IID<1>)를 생성한다. 내부아이디생성회로(12)는 제1 테스트모드신호(TM<1>)가 로직로우레벨인 경우 제1 칩아이디(CID<1>)의 로직레벨을 갖는 제1 내부아이디(IID<1>)를 생성한다.
다음으로, 제2 칩아이디(CID<2>)로부터 제2 내부아이디(IID<2>)를 생성하는 동작을 설명하면 다음과 같다.
내부아이디생성회로(12)는 제3 테스트모드신호(TM<3>)가 로직하이레벨인 경우 제2 칩아이디(CID<2>)의 로직레벨과 관계없이 제4 테스트모드신호(TM<4>)의 로직레벨을 갖는 제2 내부아이디(IID<2>)를 생성한다. 내부아이디생성회로(12)는 제3 테스트모드신호(TM<3>)가 로직하이레벨이고 제4 테스트모드신호(TM<4>)가 로직하이레벨인 경우 로직하이레벨의 제2 내부아이디(IID<2>)를 생성한다. 내부아이디생성회로(12)는 제3 테스트모드신호(TM<3>)가 로직하이레벨이고 제4 테스트모드신호(TM<4>)가 로직로우레벨인 경우 로직로우레벨의 제2 내부아이디(IID<2>)를 생성한다. 내부아이디생성회로(12)는 제3 테스트모드신호(TM<3>)가 로직로우레벨인 경우 제2 칩아이디(CID<2>)의 로직레벨을 갖는 제2 내부아이디(IID<2>)를 생성한다.
다음으로, 제3 칩아이디(CID<3>)로부터 제3 내부아이디(IID<3>)를 생성하는 동작을 설명하면 다음과 같다.
내부아이디생성회로(12)는 제5 테스트모드신호(TM<5>)가 로직하이레벨인 경우 제3 칩아이디(CID<3>)의 로직레벨과 관계없이 제6 테스트모드신호(TM<6>)의 로직레벨을 갖는 제3 내부아이디(IID<3>)를 생성한다. 내부아이디생성회로(12)는 제5 테스트모드신호(TM<5>)가 로직하이레벨이고 제6 테스트모드신호(TM<6>)가 로직하이레벨인 경우 로직하이레벨의 제3 내부아이디(IID<3>)를 생성한다. 내부아이디생성회로(12)는 제5 테스트모드신호(TM<5>)가 로직하이레벨이고 제6 테스트모드신호(TM<6>)가 로직로우레벨인 경우 로직로우레벨의 제3 내부아이디(IID<3>)를 생성한다. 내부아이디생성회로(12)는 제5 테스트모드신호(TM<5>)가 로직로우레벨인 경우 제3 칩아이디(CID<3>)의 로직레벨을 갖는 제3 내부아이디(IID<3>)를 생성한다.
래치회로(13)는 고정신호(FIX) 및 반전고정신호(FIXB)에 응답하여 제1 내지 제3 내부아이디(IID<1:3>)를 입력받아 제1 내지 제3 설정아이디(SID<1:3>)를 생성할 수 있다. 래치회로(13)는 제1 내지 제3 테스트모드가 비활성화된 경우 제1 내지 제3 내부아이디(IID<1:3>)를 입력받아 제1 내지 제3 설정아이디(SID<1:3>)를 생성할 수 있다. 래치회로(13)는 제1 내지 제3 테스트모드 중 어느 하나가 활성화된 경우 제1 내지 제3 내부아이디(IID<1:3>)의 입력을 차단할 수 있다. 래치회로(13)는 고정신호(FIX)가 로직하이레벨이고 반전고정신호(FIXB)가 로직로우레벨인 경우 제1 내지 제3 내부아이디(IID<1:3>)의 입력을 차단할 수 있다. 래치회로(13)는 제1 내지 제3 테스트모드 중 어느 하나가 수행되는 경우 제1 내지 제3 설정아이디(SID<1:3>)를 저장할 수 있다.
도 4를 참고하면, 출력제어회로(20)는 리셋신호생성회로(21), 서브제어신호생성회로(22) 및 메인제어신호생성회로(23)를 포함할 수 있다.
리셋신호생성회로(21)는 제1 테스트제어신호(TPX<1>) 및 제2 테스트제어신호(TPX<2>)에 응답하여 인에이블되는 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(21)는 제1 테스트제어신호(TPX<1>) 및 제2 테스트제어신호(TPX<2>)를 부정논리합 연산을 수행하여 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(21)는 제1 테스트제어신호(TPX<1>)가 로직로우레벨이고 제2 테스트제어신호(TPX<2>)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 리셋신호(RST)를 생성할 수 있다.
서브제어신호생성회로(22)는 리셋신호(RST)에 응답하여 인에이블되는 제1 내지 제4 서브제어신호(SCON<1:4>)를 생성할 수 있다. 서브제어신호생성회로(22)는 리드동작 시 제1 및 제2 설정아이디(SID<1:2>)로부터 제1 내지 제4 서브제어신호(SCON<1:4>)를 생성할 수 있다. 서브제어신호생성회로(22)는 리드동작 시 제1 및 제2 설정아이디(SID<1:2>)를 디코딩하여 제1 내지 제4 서브제어신호(SCON<1:4>)를 생성할 수 있다. 서브제어신호생성회로(22)는 리드신호(RD)에 응답하여 제1 및 제2 설정아이디(SID<1:2>)로부터 제1 내지 제4 서브제어신호(SCON<1:4>)를 생성할 수 있다.
메인제어신호생성회로(23)는 리드동작 시 제3 테스트제어신호(TPX<3>)에 응답하여 제1 내지 제3 설정아이디(SID<1:3>)로부터 제1 내지 제4 메인제어신호(MCON<1:4>)를 생성할 수 있다. 메인제어신호생성회로(23)는 리드동작 시 제1 내지 제3 설정아이디(SID<1:3>)가 설정조합인 아닌 경우 디스에이블되는 제1 내지 제4 메인제어신호(MCON<1:4>)를 생성할 수 있다.
도 5를 참고하면, 리셋신호생성회로(21)는 노어게이트(NOR21) 및 인버터들(IV21,IV22)로 구현될 수 있다.
리셋신호생성회로(21)는 제1 테스트제어신호(TPX<1>) 및 제2 테스트제어신호(TPX<2>)를 부정 논리합 연산을 수행하여 리셋신호(RST)를 생성할 수 있다. 리셋신호생성회로(21)는 제1 테스트제어신호(TPX<1>)가 로직로우레벨로 입력되고 제2 테스트제어신호(TPX<2>)가 로직로우레벨로 입력되는 경우 로직하이레벨로 인에이블되는 리셋신호(RST)를 생성할 수 있다.
도 6을 참고하면, 서브제어신호생성회로(22)는 구동신호생성회로(210) 및 논리회로(220)를 포함할 수 있다.
구동신호생성회로(210)는 리셋신호(RST)에 응답하여 로직로우레벨로 디스에이블되는 제1 내지 제4 구동신호(DRV<1:4>)를 생성할 수 있다. 구동신호생성회로(210)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 디스에이블되는 제1 내지 제4 구동신호(DRV<1:4>)를 생성할 수 있다.
구동신호생성회로(210)는 제1 테스트제어신호(TPX<1>)가 로직하이레벨로 입력되는 경우 제1 설정아이디(SID<1>)의 로직레벨을 갖는 제1 및 제2 구동신호(DRV<1:2>)를 생성할 수 있다. 구동신호생성회로(210)는 제1 테스트제어신호(TPX<1>)가 로직하이레벨로 입력되는 경우 제1 반전설정아이디(SIDB<1>)의 로직레벨을 갖는 제3 및 제4 구동신호(DRV<3:4>)를 생성할 수 있다. 제1 반전설정아이디(SIDB<1>)는 제1 설정아이디(SID<1>)의 반전 신호로 설정될 수 있다.
구동신호생성회로(210)는 제2 테스트제어신호(TPX<2>)가 로직하이레벨로 입력되는 경우 제2 설정아이디(SID<2>)의 로직레벨을 갖는 제1 및 제2 구동신호(DRV<1:2>)를 생성할 수 있다. 구동신호생성회로(210)는 제2 테스트제어신호(TPX<2>)가 로직하이레벨로 입력되는 경우 제2 반전설정아이디(SIDB<2>)의 로직레벨을 갖는 제3 및 제4 구동신호(DRV<3:4>)를 생성할 수 있다. 제2 반전설정아이디(SIDB<2>)는 제2 설정아이디(SID<2>)의 반전 신호로 설정될 수 있다.
논리회로(220)는 리드동작 시 제1 내지 제4 구동신호(DRV<1:4>)를 반전 버퍼링하여 제1 내지 제4 서브제어신호(SCON<1:4>)를 생성할 수 있다. 논리회로(220)는 리드신호(RD)에 응답하여 제1 내지 제4 구동신호(DRV<1:4>)를 반전 버퍼링하여 제1 내지 제4 서브제어신호(SCON<1:4>)를 생성할 수 있다.
도 7을 참고하면, 메인제어신호생성회로(23)는 인에이블신호생성회로(230), 전치제어신호생성회로(240) 및 메인제어신호출력회로(250)를 포함할 수 있다.
인에이블신호생성회로(230)는 리드동작 시 제1 설정아이디(SID<1>) 및 제2 설정아이디(SID<2>)가 설정조합인 경우 인에이블되는 인에이블신호(EN)를 생성할 수 있다. 인에이블신호생성회로(230)는 리드신호(RD)에 응답하여 제1 설정아이디(SID<1>)가 로직로우레벨이고 제2 설정아이디(SID<2>)가 로직로우레벨인 경우 로직하이레벨로 인에이블되는 인에이블신호(EN)를 생성할 수 있다. 제1 설정아이디(SID<1>) 및 제2 설정아이디(SID<2>)의 설정조합은 제1 설정아이디(SID<1>)가 로직로우레벨이고 제2 설정아이디(SID<2>)가 로직로우레벨인 경우로 설정될 수 있다.
전치제어신호생성회로(240)는 제3 테스트제어신호(TPX<3>)에 응답하여 제3 설정아이디(SID<3>)로부터 제1 내지 제4 전치제어신호(PCON<1:4>)를 생성할 수 있다. 전치제어신호생성회로(240)는 제3 테스트제어신호(TPX<3>)가 로직하이레벨로 입력되는 경우 제3 설정아이디(SID<3>)를 버퍼링하여 제1 및 제2 전치제어신호(PCON<1:2>)를 생성할 수 있다. 전치제어신호생성회로(240)는 제3 테스트제어신호(TPX<3>)가 로직하이레벨로 입력되는 경우 제3 설정아이디(SID<3>)를 반전 버퍼링하여 제3 및 제4 전치제어신호(PCON<3:4>)를 생성할 수 있다. 전치제어신호생성회로(240)는 제3 테스트제어신호(TPX<3>)가 로직로우레벨로 입력되는 경우 로직로우레벨의 제1 내지 제4 전치제어신호(PCON<1:4>)를 생성할 수 있다.
메인제어신호출력회로(250)는 인에이블신호(EN)에 응답하여 제1 내지 제4 전치제어신호(PCON<1:4>)로부터 제1 내지 제4 메인제어신호(MCON<1:4>)를 생성할 수 있다. 메인제어신호출력회로(250)는 인에이블신호(EN)가 로직하이레벨로 인에이블되는 경우 제1 내지 제4 전치제어신호(PCON<1:4>)를 반전 버퍼링하여 제1 내지 제4 메인제어신호(MCON<1:4>)를 생성할 수 있다. 메인제어신호출력회로(250)는 인에이블신호(EN)가 로직로우레벨로 디스에이블되는 경우 로직로우레벨로 디스에이블되는 제1 내지 제4 메인제어신호(MCON<1:4>)를 생성할 수 있다.
도 8을 참고하면, 데이터출력회로(50)는 서브출력회로(510) 및 메인출력회로(520)를 포함할 수 있다.
서브출력회로(510)는 제1 서브제어신호(SCON<1>)가 로직하이레벨로 인에이블되는 경우 제1 전달데이터(TD<1>)를 버퍼링하여 제1 출력데이터(DO<1>)를 생성할 수 있다. 서브출력회로(510)는 제1 출력데이터(DO<1>)를 제1 서브패드(SP1)로 출력할 수 있다. 제1 서브패드(SP1)에는 제2 내지 제4 메모리칩(MC2~MC4)에서 출력되는 제1 출력데이터(DO<1>)가 입력될 수 있다.
서브출력회로(510)는 제2 서브제어신호(SCON<2>)가 로직하이레벨로 인에이블되는 경우 제2 전달데이터(TD<2>)를 버퍼링하여 제2 출력데이터(DO<2>)를 생성할 수 있다. 서브출력회로(510)는 제2 출력데이터(DO<2>)를 제2 서브패드(SP2)로 출력할 수 있다. 제2 서브패드(SP2)에는 제2 내지 제4 메모리칩(MC2~MC4)에서 출력되는 제2 출력데이터(DO<2>)가 입력될 수 있다.
서브출력회로(510)는 제3 서브제어신호(SCON<3>)가 로직하이레벨로 인에이블되는 경우 제3 전달데이터(TD<3>)를 버퍼링하여 제3 출력데이터(DO<3>)를 생성할 수 있다. 서브출력회로(510)는 제3 출력데이터(DO<3>)를 제3 서브패드(SP3)로 출력할 수 있다. 제3 서브패드(SP3)에는 제2 내지 제4 메모리칩(MC2~MC4)에서 출력되는 제3 출력데이터(DO<3>)가 입력될 수 있다.
서브출력회로(510)는 제4 서브제어신호(SCON<4>)가 로직하이레벨로 인에이블되는 경우 제4 전달데이터(TD<4>)를 버퍼링하여 제4 출력데이터(DO<4>)를 생성할 수 있다. 서브출력회로(510)는 제4 출력데이터(DO<4>)를 제4 서브패드(SP4)로 출력할 수 있다. 제4 서브패드(SP4)에는 제2 내지 제4 메모리칩(MC2~MC4)에서 출력되는 제4 출력데이터(DO<4>)가 입력될 수 있다.
메인출력회로(520)는 제1 메인제어신호(MCON<1>)가 로직하이레벨로 인에이블되는 경우 제1 서브패드(SP1)에 실린 제1 출력데이터(DO<1>)를 버퍼링하여 제1 외부데이터(ED<1>)를 생성할 수 있다. 메인출력회로(520)는 제1 외부데이터(ED<1>)를 제1 메인패드(MP1)로 출력할 수 있다. 제1 메인패드(MP1)에는 제5 메모리칩(MC5)에서 출력되는 제1 외부데이터(ED<1>)가 입력될 수 있다. 제1 외부데이터(ED<1>)는 제1 메인패드(MP1)를 통해 외부로 출력될 수 있다.
메인출력회로(520)는 제2 메인제어신호(MCON<2>)가 로직하이레벨로 인에이블되는 경우 제2 서브패드(SP2)에 실린 제2 출력데이터(DO<2>)를 버퍼링하여 제2 외부데이터(ED<2>)를 생성할 수 있다. 메인출력회로(520)는 제2 외부데이터(ED<2>)를 제2 메인패드(MP2)로 출력할 수 있다. 제2 메인패드(MP2)에는 제5 메모리칩(MC5)에서 출력되는 제2 외부데이터(ED<2>)가 입력될 수 있다. 제2 외부데이터(ED<2>)는 제2 메인패드(MP2)를 통해 외부로 출력될 수 있다.
메인출력회로(520)는 제3 메인제어신호(MCON<3>)가 로직하이레벨로 인에이블되는 경우 제3 서브패드(SP3)에 실린 제3 출력데이터(DO<3>)를 버퍼링하여 제3 외부데이터(ED<3>)를 생성할 수 있다. 메인출력회로(520)는 제3 외부데이터(ED<3>)를 제3 메인패드(MP3)로 출력할 수 있다. 제3 메인패드(MP3)에는 제5 메모리칩(MC5)에서 출력되는 제3 외부데이터(ED<3>)가 입력될 수 있다. 제3 외부데이터(ED<3>)는 제3 메인패드(MP3)를 통해 외부로 출력될 수 있다.
메인출력회로(520)는 제4 메인제어신호(MCON<4>)가 로직하이레벨로 인에이블되는 경우 제4 서브패드(SP4)에 실린 제4 출력데이터(DO<4>)를 버퍼링하여 제4 외부데이터(ED<4>)를 생성할 수 있다. 메인출력회로(520)는 제4 외부데이터(ED<4>)를 제4 메인패드(MP4)로 출력할 수 있다. 제4 메인패드(MP4)에는 제5 메모리칩(MC5)에서 출력되는 제4 외부데이터(ED<4>)가 입력될 수 있다. 제4 외부데이터(ED<4>)는 제4 메인패드(MP4)를 통해 외부로 출력될 수 있다.
도 9 및 도 10을 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 제1 테스트모드의 동작을 설명하되 제1 칩아이디(CID<1>)의 로직레벨을 로직하이레벨로 변경하는 동작을 예를 들어 설명하면 다음과 같다.
우선, 도 9를 참고하여 제1 테스트모드에서 제1 및 제2 메모리칩(MC1,MC2)을 테스트하는 동작을 예를 들어 설명하면 다음과 같다.
제1 반도체장치(1)는 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)를 출력한다. 제1 반도체장치(1)는 로직하이레벨의 제1 테스트제어신호(TPX<1>)를 출력한다. 여기서, 제1 내지 제3 칩아이디(CID<1:3>)는 'L,L,L'인 제1 조합부터 'H,H,H'인 제8 조합까지 순차적으로 카운팅되어 출력된다.
제1 메모리칩(MC1)의 아이디설정회로(10)는 로직하이레벨의 제1 테스트모드신호(TM<1>) 및 로직하이레벨의 제2 테스트모드신호(TM<2>)에 의해 제1 내지 제3 칩아이디(CID<1:3>)를 변경하여 제1 내지 제3 내부아이디(IID<1:3>)로 출력한다. 이때, 아이디설정회로(10)는 제1 내지 제3 내부아이디(IID<1:3>)를 제1 내지 제3 설정아이디(SID<1:3>)로 출력하지 않는다. 아이디설정회로(10)는 제1 메모리칩(MC1)을 활성화하기 위한 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)와 동일한 조합을 갖는 제1 내지 제3 설정아이디(SID<1:3>)를 생성한다.
제1 메모리칩(MC1)의 출력제어회로(20)는 로직로우레벨의 제1 설정아이디(SID<1>)에 의해 로직하이레벨의 제1 서브제어신호(SCON<1>), 로직하이레벨의 제2 서브제어신호(SCON<2>), 로직로우레벨의 제3 서브제어신호(SCON<3>) 및 로직로우레벨의 제4 서브제어신호(SCON<4>)를 생성한다. 출력제어회로(20)는 로직로우레벨의 제1 설정아이디(SID<1>) 및 로직로우레벨의 제2 설정아이디(SID<2>)에 의해 로직하이레벨의 제1 메인제어신호(MCON<1>), 로직하이레벨의 제2 메인제어신호(MCON<2>), 로직하이레벨의 제3 메인제어신호(MCON<3>) 및 로직하이레벨의 제4 메인제어신호(MCON<4>)를 생성한다.
제1 메모리칩(MC1)의 메모리회로(30)는 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 활성화된다. 메모리회로(30)는 리드동작을 수행하여 내부데이터(ID<1:4>)를 출력한다. 이때, 제1 내지 제3 칩아이디(CID<1:3>)는 'L,L,L'인 제1 조합이다.
제1 메모리칩(MC1)의 데이터처리회로(40)는 제1 내지 제4 내부데이터(ID<1:4>)를 제1 내지 제4 전달데이터(TD<1:4>)로 출력한다.
제1 메모리칩(MC1)의 데이터출력회로(50)는 로직하이레벨의 제1 서브제어신호(SCON<1>)에 응답하여 제1 전달데이터(TD<1>)로부터 제1 출력데이터(DO<1>)를 생성한다. 데이터출력회로(50)는 제1 출력데이터(DO<1>)를 제1 서브패드(SP1)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제2 서브제어신호(SCON<2>)에 응답하여 제2 전달데이터(TD<2>)로부터 제2 출력데이터(DO<2>)를 생성한다. 데이터출력회로(50)는 제2 출력데이터(DO<2>)를 제2 서브패드(SP2)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제1 메인제어신호(MCON<1>)에 응답하여 제1 서브패드(SP1)에 실린 제1 출력데이터(DO<1>)로부터 제1 외부데이터(ED<1>)를 생성한다. 데이터출력회로(50)는 제1 외부데이터(ED<1>)를 제1 메인패드(MP1)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제2 메인제어신호(MCON<2>)에 응답하여 제2 서브패드(SP2)에 실린 제2 출력데이터(DO<2>)로부터 제2 외부데이터(ED<2>)를 생성한다. 데이터출력회로(50)는 제2 외부데이터(ED<2>)를 제2 메인패드(MP2)로 출력한다.
제2 메모리칩(MC2)의 아이디설정회로(미도시)는 로직하이레벨의 제1 테스트모드신호(TM<1>) 및 로직하이레벨의 제2 테스트모드신호(TM<2>)에 의해 제1 내지 제3 칩아이디(CID<1:3>)를 변경하여 제1 내지 제3 내부아이디(IID<1:3>)로 출력한다. 이때, 아이디설정회로(미도시)는 제1 내지 제3 내부아이디(IID<1:3>)를 제1 내지 제3 설정아이디(SID<1:3>)로 출력하지 않는다. 아이디설정회로(미도시)는 제2 메모리칩(MC2)을 활성화하기 위한 제2 조합의 제1 내지 제3 칩아이디(CID<1:3>)와 동일한 조합을 갖는 제1 내지 제3 설정아이디(SID<1:3>)를 생성한다.
제2 메모리칩(MC2)의 출력제어회로(미도시)는 로직하이레벨의 제1 설정아이디(SID<1>)에 의해 로직로우레벨의 제1 서브제어신호(SCON<1>), 로직로우레벨의 제2 서브제어신호(SCON<2>), 로직하이레벨의 제3 서브제어신호(SCON<3>) 및 로직하이레벨의 제4 서브제어신호(SCON<4>)를 생성한다. 출력제어회로(미도시)는 로직하이레벨의 제1 설정아이디(SID<1>) 및 로직로우레벨의 제2 설정아이디(SID<2>)에 의해 로직로우레벨의 제1 메인제어신호(MCON<1>), 로직로우레벨의 제2 메인제어신호(MCON<2>), 로직로우레벨의 제3 메인제어신호(MCON<3>) 및 로직로우레벨의 제4 메인제어신호(MCON<4>)를 생성한다.
제2 메모리칩(MC2)의 메모리회로(미도시)는 제2 조합의 제1 내지 제3 내부아이디(IID<1:3>)에 응답하여 활성화된다. 메모리회로(미도시)는 리드동작을 수행하여 내부데이터(ID<1:4>)를 출력한다. 이때, 제1 내지 제3 내부아이디(IID<1:3>)는 'L,L,H'인 제2 조합이다.
제2 메모리칩(MC2)의 데이터처리회로(미도시)는 제1 내지 제4 내부데이터(ID<1:4>)를 제1 내지 제4 전달데이터(TD<1:4>)로 출력할 수 있다.
제2 메모리칩(MC2)의 데이터출력회로(미도시)는 로직하이레벨의 제3 서브제어신호(SCON<3>)에 응답하여 제3 전달데이터(TD<3>)로부터 제3 출력데이터(DO<3>)를 생성한다. 데이터출력회로(미도시)는 제3 출력데이터(DO<3>)를 제3 서브패드(SP3)로 출력한다. 데이터출력회로(미도시)는 로직하이레벨의 제4 서브제어신호(SCON<4>)에 응답하여 제4 전달데이터(TD<4>)로부터 제4 출력데이터(DO<4>)를 생성한다. 데이터출력회로(미도시)는 제4 출력데이터(DO<4>)를 제4 서브패드(SP4)로 출력한다.
제2 메모리칩(MC2)의 데이터출력회로(미도시)에 의해 생성된 제3 출력데이터(DO<3>)가 제3 서브 패드(SP3)로 전송되면, 제1 메모리칩(MC1)의 데이터출력회로(50)는 로직하이레벨의 제3 메인제어신호(MCON<3>)에 응답하여 제3 서브패드(SP3)에 실린 제3 출력데이터(DO<3>)로부터 제3 외부데이터(ED<3>)를 생성한다. 데이터출력회로(50)는 제3 외부데이터(ED<3>)를 제3 메인패드(MP3)로 출력한다. 또한, 제2 메모리칩(MC2)의 데이터출력회로(미도시)에 의해 생성된 제4 출력데이터(DO<4>)가 제4 서브 패드(SP4)로 전송되면, 데이터출력회로(50)는 로직하이레벨의 제4 메인제어신호(MCON<4>)에 응답하여 제4 서브패드(SP4)에 실린 제4 출력데이터(DO<4>)로부터 제4 외부데이터(ED<4>)를 생성한다. 데이터출력회로(50)는 제4 외부데이터(ED<4>)를 제4 메인패드(MP4)로 출력한다.
제1 반도체장치(1)는 제1 내지 제4 데이터패드(DP1~DP4)를 통해 제1 내지 제4 외부데이터(ED<1:4>)를 수신하여 제1 메모리칩(MC1) 및 제2 메모리칩(MC2)의 불량 여부를 테스트한다.
이후, 제3 내지 제8 메모리칩(MC3~MC8)을 테스트하는 동작은 앞서 설명한 제1 및 제2 메모리칩(MC1,MC2)의 테스트동작을 통해 통상의 기술자가 용이하게 도출할 수 있으므로 구체적인 설명은 생략한다.
다음으로, 도 10을 참고하여 제1 테스트모드에서 제1 내지 제8 메모리칩(MC1~MC8)을 테스트하는 동작을 설명하면 다음과 같다.
제1 리드동작(1st READ) 시 제1 메모리칩(MC1)과 제2 메모리칩(MC2)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제1 메모리칩(MC1)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제2 메모리칩(MC2)의 불량 여부를 테스트한다.
제2 리드동작(2nd READ) 시 제3 메모리칩(MC3)과 제4 메모리칩(MC4)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제3 메모리칩(MC3)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제4 메모리칩(MC4)의 불량 여부를 테스트한다.
제3 리드동작(3rd READ) 시 제5 메모리칩(MC5)과 제6 메모리칩(MC6)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제5 메모리칩(MC5)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제6 메모리칩(MC6)의 불량 여부를 테스트한다.
제4 리드동작(4th READ) 시 제7 메모리칩(MC7)과 제8 메모리칩(MC8)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제7 메모리칩(MC7)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제8 메모리칩(MC8)의 불량 여부를 테스트한다.
도 11 및 도 12를 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 제2 테스트모드의 동작을 설명하되 제2 칩아이디(CID<2>)의 로직레벨을 로직하이레벨로 변경하는 동작을 예를 들어 설명하면 다음과 같다.
우선, 도 11을 참고하여 제2 테스트모드에서 제1 및 제3 메모리칩(MC1,MC3)을 테스트하는 동작을 예를 들어 설명하면 다음과 같다.
제1 반도체장치(1)는 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)를 출력한다. 제1 반도체장치(1)는 로직하이레벨의 제2 테스트제어신호(TPX<2>)를 출력한다. 여기서, 제1 내지 제3 칩아이디(CID<1:3>)는 'L,L,L'인 제1 조합부터 'H,H,H'인 제8 조합까지 순차적으로 카운팅되어 출력된다.
제1 메모리칩(MC1)의 아이디설정회로(10)는 로직하이레벨의 제3 테스트모드신호(TM<3>) 및 로직하이레벨의 제4 테스트모드신호(TM<4>)에 의해 제1 내지 제3 칩아이디(CID<1:3>)를 변경하여 제1 내지 제3 내부아이디(IID<1:3>)로 출력한다. 이때, 아이디설정회로(10)는 제1 내지 제3 내부아이디(IID<1:3>)를 제1 내지 제3 설정아이디(SID<1:3>)로 출력하지 않는다. 아이디설정회로(10)는 제1 메모리칩(MC1)을 활성화하기 위한 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)와 동일한 조합을 갖는 제1 내지 제3 설정아이디(SID<1:3>)를 생성한다.
제1 메모리칩(MC1)의 출력제어회로(20)는 로직로우레벨의 제2 설정아이디(SID<2>)에 의해 로직하이레벨의 제1 서브제어신호(SCON<1>), 로직하이레벨의 제2 서브제어신호(SCON<2>), 로직로우레벨의 제3 서브제어신호(SCON<3>) 및 로직로우레벨의 제4 서브제어신호(SCON<4>)를 생성한다. 출력제어회로(20)는 로직로우레벨의 제1 설정아이디(SID<1>) 및 로직로우레벨의 제2 설정아이디(SID<2>)에 의해 로직하이레벨의 제1 메인제어신호(MCON<1>), 로직하이레벨의 제2 메인제어신호(MCON<2>), 로직하이레벨의 제3 메인제어신호(MCON<3>) 및 로직하이레벨의 제4 메인제어신호(MCON<4>)를 생성한다.
제1 메모리칩(MC1)의 메모리회로(30)는 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 활성화된다. 메모리회로(30)는 리드동작을 수행하여 내부데이터(ID<1:4>)를 출력한다. 이때, 제1 내지 제3 칩아이디(CID<1:3>)는 'L,L,L'인 제1 조합이다.
제1 메모리칩(MC1)의 데이터처리회로(40)는 제1 내지 제4 내부데이터(ID<1:4>)를 제1 내지 제4 전달데이터(TD<1:4>)로 출력한다.
제1 메모리칩(MC1)의 데이터출력회로(50)는 로직하이레벨의 제1 서브제어신호(SCON<1>)에 응답하여 제1 전달데이터(TD<1>)로부터 제1 출력데이터(DO<1>)를 생성한다. 데이터출력회로(50)는 제1 출력데이터(DO<1>)를 제1 서브패드(SP1)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제2 서브제어신호(SCON<2>)에 응답하여 제2 전달데이터(TD<2>)로부터 제2 출력데이터(DO<2>)를 생성한다. 데이터출력회로(50)는 제2 출력데이터(DO<2>)를 제2 서브패드(SP2)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제1 메인제어신호(MCON<1>)에 응답하여 제1 서브패드(SP1)에 실린 제1 출력데이터(DO<1>)로부터 제1 외부데이터(ED<1>)를 생성한다. 데이터출력회로(50)는 제1 외부데이터(ED<1>)를 제1 메인패드(MP1)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제2 메인제어신호(MCON<2>)에 응답하여 제2 서브패드(SP2)에 실린 제2 출력데이터(DO<2>)로부터 제2 외부데이터(ED<2>)를 생성한다. 데이터출력회로(50)는 제2 외부데이터(ED<2>)를 제2 메인패드(MP2)로 출력한다.
제3 메모리칩(MC3)의 아이디설정회로(미도시)는 로직하이레벨의 제3 테스트모드신호(TM<3>) 및 로직하이레벨의 제4 테스트모드신호(TM<4>)에 의해 제1 내지 제3 칩아이디(CID<1:3>)를 변경하여 제1 내지 제3 내부아이디(IID<1:3>)로 출력한다. 이때, 아이디설정회로(미도시)는 제1 내지 제3 내부아이디(IID<1:3>)를 제1 내지 제3 설정아이디(SID<1:3>)로 출력하지 않는다. 아이디설정회로(미도시)는 제3 메모리칩(MC3)을 활성화하기 위한 제3 조합의 제1 내지 제3 칩아이디(CID<1:3>)와 동일한 조합을 갖는 제1 내지 제3 설정아이디(SID<1:3>)를 생성한다.
제3 메모리칩(MC3)의 출력제어회로(미도시)는 로직하이레벨의 제2 설정아이디(SID<2>)에 의해 로직로우레벨의 제1 서브제어신호(SCON<1>), 로직로우레벨의 제2 서브제어신호(SCON<2>), 로직하이레벨의 제3 서브제어신호(SCON<3>) 및 로직하이레벨의 제4 서브제어신호(SCON<4>)를 생성한다. 출력제어회로(미도시)는 로직로우레벨의 제1 설정아이디(SID<1>) 및 로직하이레벨의 제2 설정아이디(SID<2>)에 의해 로직로우레벨의 제1 메인제어신호(MCON<1>), 로직로우레벨의 제2 메인제어신호(MCON<2>), 로직로우레벨의 제3 메인제어신호(MCON<3>) 및 로직로우레벨의 제4 메인제어신호(MCON<4>)를 생성한다.
제3 메모리칩(MC3)의 메모리회로(미도시)는 제3 조합의 제1 내지 제3 내부아이디(IID<1:3>)에 응답하여 활성화된다. 메모리회로(미도시)는 리드동작을 수행하여 내부데이터(ID<1:4>)를 출력한다. 이때, 제1 내지 제3 내부아이디(IID<1:3>)는 'L,H,L'인 제3 조합이다.
제3 메모리칩(MC3)의 데이터처리회로(미도시)는 제1 내지 제4 내부데이터(ID<1:4>)를 제1 내지 제4 전달데이터(TD<1:4>)로 출력할 수 있다.
제3 메모리칩(MC3)의 데이터출력회로(미도시)는 로직하이레벨의 제3 서브제어신호(SCON<3>)에 응답하여 제3 전달데이터(TD<3>)로부터 제3 출력데이터(DO<3>)를 생성한다. 데이터출력회로(미도시)는 제3 출력데이터(DO<3>)를 제3 서브패드(SP3)로 출력한다. 데이터출력회로(미도시)는 로직하이레벨의 제4 서브제어신호(SCON<4>)에 응답하여 제4 전달데이터(TD<4>)로부터 제4 출력데이터(DO<4>)를 생성한다. 데이터출력회로(미도시)는 제4 출력데이터(DO<4>)를 제4 서브패드(SP4)로 출력한다.
제3 메모리칩(MC3)의 데이터출력회로(미도시)에 의해 생성된 제3 출력데이터(DO<3>)가 제3 서브 패드(SP3)로 전송되면, 제1 메모리칩(MC1)의 데이터출력회로(50)는 로직하이레벨의 제3 메인제어신호(MCON<3>)에 응답하여 제3 서브패드(SP3)에 실린 제3 출력데이터(DO<3>)로부터 제3 외부데이터(ED<3>)를 생성한다. 데이터출력회로(50)는 제3 외부데이터(ED<3>)를 제3 메인패드(MP3)로 출력한다. 또한, 제3 메모리칩(MC3)의 데이터출력회로(미도시)에 의해 생성된 제4 출력데이터(DO<4>)가 제4 서브 패드(SP4)로 전송되면, 데이터출력회로(50)는 로직하이레벨의 제4 메인제어신호(MCON<4>)에 응답하여 제4 서브패드(SP4)에 실린 제4 출력데이터(DO<4>)로부터 제4 외부데이터(ED<4>)를 생성한다. 데이터출력회로(50)는 제4 외부데이터(ED<4>)를 제4 메인패드(MP4)로 출력한다.
제1 반도체장치(1)는 제1 내지 제4 데이터패드(DP1~DP4)를 통해 제1 내지 제4 외부데이터(ED<1:4>)를 수신하여 제1 메모리칩(MC1) 및 제3 메모리칩(MC3)의 불량 여부를 테스트한다.
이후, 제2 메모리칩(MC2) 및 제4 내지 제8 메모리칩(MC4~MC8)을 테스트하는 동작은 앞서 설명한 제1 및 제3 메모리칩(MC1,MC3)의 테스트동작을 통해 통상의 기술자가 용이하게 도출할 수 있으므로 구체적인 설명은 생략한다.
다음으로, 도 12를 참고하여 제2 테스트모드에서 제1 내지 제8 메모리칩(MC1~MC8)을 테스트하는 동작을 설명하면 다음과 같다.
제1 리드동작(1st READ) 시 제1 메모리칩(MC1)과 제3 메모리칩(MC3)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제1 메모리칩(MC1)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제3 메모리칩(MC3)의 불량 여부를 테스트한다.
제2 리드동작(2nd READ) 시 제2 메모리칩(MC2)과 제4 메모리칩(MC4)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제2 메모리칩(MC2)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제4 메모리칩(MC4)의 불량 여부를 테스트한다.
제3 리드동작(3rd READ) 시 제5 메모리칩(MC5)과 제7 메모리칩(MC7)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제5 메모리칩(MC5)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제7 메모리칩(MC7)의 불량 여부를 테스트한다.
제4 리드동작(4th READ) 시 제6 메모리칩(MC6)과 제8 메모리칩(MC8)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제6 메모리칩(MC6)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제8 메모리칩(MC8)의 불량 여부를 테스트한다.
도 13 및 도 14를 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 제3 테스트모드의 동작을 설명하되 제3 칩아이디(CID<3>)의 로직레벨을 로직하이레벨로 변경하는 동작을 예를 들어 설명하면 다음과 같다.
우선, 도 13을 참고하여 제3 테스트모드에서 제1 및 제5 메모리칩(MC1,MC5)을 테스트하는 동작을 예를 들어 설명하면 다음과 같다.
제1 반도체장치(1)는 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)를 출력한다. 제1 반도체장치(1)는 로직하이레벨의 제3 테스트제어신호(TPX<3>)를 출력한다. 여기서, 제1 내지 제3 칩아이디(CID<1:3>)는 'L,L,L'인 제1 조합부터 'H,H,H'인 제8 조합까지 순차적으로 카운팅되어 출력된다.
제1 메모리칩(MC1)의 아이디설정회로(10)는 로직하이레벨의 제5 테스트모드신호(TM<5>) 및 로직하이레벨의 제6 테스트모드신호(TM<6>)에 의해 제1 내지 제3 칩아이디(CID<1:3>)를 변경하여 제1 내지 제3 내부아이디(IID<1:3>)로 출력한다. 이때, 아이디설정회로(10)는 제1 내지 제3 내부아이디(IID<1:3>)를 제1 내지 제3 설정아이디(SID<1:3>)로 출력하지 않는다. 아이디설정회로(10)는 제1 메모리칩(MC1)을 활성화하기 위한 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)와 동일한 조합을 갖는 제1 내지 제3 설정아이디(SID<1:3>)를 생성한다.
제1 메모리칩(MC1)의 출력제어회로(20)는 로직로우레벨의 제1 테스트제어신호(TPX<1>) 및 로직로우레벨의 제2 테스트제어신호(TPX<2>)에 의해 로직하이레벨의 리셋신호(RST)를 생성한다. 출력제어회로(20)는 로직하이레벨의 리셋신호(RST)에 응답하여 로직하이레벨의 제1 서브제어신호(SCON<1>), 로직하이레벨의 제2 서브제어신호(SCON<2>), 로직하이레벨의 제3 서브제어신호(SCON<3>) 및 로직하이레벨의 제4 서브제어신호(SCON<4>)를 생성한다. 출력제어회로(20)는 로작하이레벨의 제3 테스트제어신호(TPX<3>) 및 로직로우레벨의 제2 설정아이디(SID<2>)에 의해 로직하이레벨의 제1 메인제어신호(MCON<1>), 로직하이레벨의 제2 메인제어신호(MCON<2>), 로직로우레벨의 제3 메인제어신호(MCON<3>) 및 로직로우레벨의 제4 메인제어신호(MCON<4>)를 생성한다.
제1 메모리칩(MC1)의 메모리회로(30)는 제1 조합의 제1 내지 제3 칩아이디(CID<1:3>)에 응답하여 활성화된다. 메모리회로(30)는 리드동작을 수행하여 내부데이터(ID<1:4>)를 출력한다. 이때, 제1 내지 제3 칩아이디(CID<1:3>)는 'L,L,L'인 제1 조합이다.
제1 메모리칩(MC1)의 데이터처리회로(40)는 제1 내지 제4 내부데이터(ID<1:4>)를 제1 내지 제4 전달데이터(TD<1:4>)로 출력한다.
제1 메모리칩(MC1)의 데이터출력회로(50)는 로직하이레벨의 제1 서브제어신호(SCON<1>)에 응답하여 제1 전달데이터(TD<1>)로부터 제1 출력데이터(DO<1>)를 생성한다. 데이터출력회로(50)는 제1 출력데이터(DO<1>)를 제1 서브패드(SP1)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제2 서브제어신호(SCON<2>)에 응답하여 제2 전달데이터(TD<2>)로부터 제2 출력데이터(DO<2>)를 생성한다. 데이터출력회로(50)는 제2 출력데이터(DO<2>)를 제2 서브패드(SP2)로 출력한다. 제1 메모리칩(MC1)의 데이터출력회로(50)는 로직하이레벨의 제3 서브제어신호(SCON<3>)에 응답하여 제3 전달데이터(TD<3>)로부터 제3 출력데이터(DO<3>)를 생성한다. 데이터출력회로(50)는 제3 출력데이터(DO<3>)를 제3 서브패드(SP3)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제4 서브제어신호(SCON<4>)에 응답하여 제4 전달데이터(TD<4>)로부터 제4 출력데이터(DO<4>)를 생성한다. 데이터출력회로(50)는 제4 출력데이터(DO<4>)를 제4 서브패드(SP4)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제1 메인제어신호(MCON<1>)에 응답하여 제1 서브패드(SP1)에 실린 제1 출력데이터(DO<1>)로부터 제1 외부데이터(ED<1>)를 생성한다. 데이터출력회로(50)는 제1 외부데이터(ED<1>)를 제1 메인패드(MP1)로 출력한다. 데이터출력회로(50)는 로직하이레벨의 제2 메인제어신호(MCON<2>)에 응답하여 제2 서브패드(SP2)에 실린 제2 출력데이터(DO<2>)로부터 제2 외부데이터(ED<2>)를 생성한다. 데이터출력회로(50)는 제2 외부데이터(ED<2>)를 제2 메인패드(MP2)로 출력한다.
제5 메모리칩(MC5)의 아이디설정회로(미도시)는 로직하이레벨의 제5 테스트트모드신호(TM<5>) 및 로직하이레벨의 제6 테스트모드신호(TM<6>)에 의해 제1 내지 제3 칩아이디(CID<1:3>)를 변경하여 제1 내지 제3 내부아이디(IID<1:3>)로 출력한다. 이때, 아이디설정회로(미도시)는 제1 내지 제3 내부아이디(IID<1:3>)를 제1 내지 제3 설정아이디(SID<1:3>)로 출력하지 않는다. 아이디설정회로(미도시)는 제5 메모리칩(MC5)을 활성화하기 위한 제5 조합의 제1 내지 제3 칩아이디(CID<1:3>)와 동일한 조합을 갖는 제1 내지 제3 설정아이디(SID<1:3>)를 생성한다.
제5 메모리칩(MC5)의 출력제어회로(미도시)는 로직로우레벨의 제1 테스트제어신호(TPX<1>) 및 로직로우레벨의 제2 테스트제어신호(TPX<2>)에 의해 로직하이레벨의 리셋신호(RST)를 생성한다. 출력제어회로(미도시)는 로직하이레벨의 리셋신호(RST)에 응답하여 로직하이레벨의 제1 서브제어신호(SCON<1>), 로직하이레벨의 제2 서브제어신호(SCON<2>), 로직하이레벨의 제3 서브제어신호(SCON<3>) 및 로직하이레벨의 제4 서브제어신호(SCON<4>)를 생성한다. 출력제어회로(미도시)는 로작하이레벨의 제3 테스트제어신호(TPX<3>) 및 로직하이레벨의 제2 설정아이디(SID<2>)에 의해 로직로우레벨의 제1 메인제어신호(MCON<1>), 로직로우레벨의 제2 메인제어신호(MCON<2>), 로직하이레벨의 제3 메인제어신호(MCON<3>) 및 로직하이레벨의 제4 메인제어신호(MCON<4>)를 생성한다.
제5 메모리칩(MC5)의 메모리회로(미도시)는 제5 조합의 제1 내지 제3 내부아이디(IID<1:3>)에 응답하여 활성화된다. 메모리회로(미도시)는 리드동작을 수행하여 내부데이터(ID<1:4>)를 출력한다. 이때, 제1 내지 제3 내부아이디(IID<1:3>)는 'H,L,L'인 제5 조합이다.
제5 메모리칩(MC4)의 데이터처리회로(미도시)는 제1 내지 제4 내부데이터(ID<1:4>)를 제1 내지 제4 전달데이터(TD<1:4>)로 출력할 수 있다.
제5 메모리칩(MC5)의 데이터출력회로(미도시)는 로직하이레벨의 제3 메인제어신호(MCON<3>)에 응답하여 제3 서브패드(SP3)에 실린 제3 출력데이터(DO<3>)로부터 제3 외부데이터(ED<3>)를 생성한다. 데이터출력회로(미도시)는 제3 외부데이터(ED<3>)를 제3 메인패드(MP3)로 출력한다. 데이터출력회로(미도시)는 로직하이레벨의 제4 메인제어신호(MCON<4>)에 응답하여 제4 서브패드(SP4)에 실린 제4 출력데이터(DO<4>)로부터 제4 외부데이터(ED<4>)를 생성한다. 데이터출력회로(미도시)는 제4 외부데이터(ED<4>)를 제4 메인패드(MP4)로 출력한다.
제1 반도체장치(1)는 제1 내지 제4 데이터패드(DP1~DP4)를 통해 제1 내지 제4 외부데이터(ED<1:4>)를 수신하여 제1 메모리칩(MC1) 및 제5 메모리칩(MC5)의 불량 여부를 테스트한다.
이후, 제2 내지 제4 메모리칩(MC2~MC4)과 제6 내지 제8 메모리칩(MC6~MC8)을 테스트하는 동작은 앞서 설명한 제1 및 제5 메모리칩(MC1,MC5)의 테스트동작을 통해 통상의 기술자가 용이하게 도출할 수 있으므로 구체적인 설명은 생략한다.
다음으로, 도 14를 참고하여 제3 테스트모드에서 제1 내지 제8 메모리칩(MC1~MC8)을 테스트하는 동작을 설명하면 다음과 같다.
제1 리드동작(1st READ) 시 제1 메모리칩(MC1)과 제5 메모리칩(MC5)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제1 메모리칩(MC1)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제5 메모리칩(MC5)의 불량 여부를 테스트한다.
제2 리드동작(2nd READ) 시 제2 메모리칩(MC2)과 제6 메모리칩(MC6)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제2 메모리칩(MC2)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제6 메모리칩(MC6)의 불량 여부를 테스트한다.
제3 리드동작(3rd READ) 시 제3 메모리칩(MC3)과 제7 메모리칩(MC7)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제3 메모리칩(MC3)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제7 메모리칩(MC7)의 불량 여부를 테스트한다.
제4 리드동작(4th READ) 시 제4 메모리칩(MC4)과 제8 메모리칩(MC8)이 동시에 활성화어 리드동작을 수행한다. 이때, 제1 반도체장치(1)는 제1 및 제2 데이터패드(DP1,DP2)를 통해 제1 및 제2 외부데이터(ED<1:2>)를 수신하여 제4 메모리칩(MC4)의 불량 여부를 테스트한다. 제1 반도체장치(1)는 제3 및 제4 데이터패드(DP3,DP4)를 통해 제3 및 제4 외부데이터(ED<3:4>)를 수신하여 제8 메모리칩(MC8)의 불량 여부를 테스트한다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 칩아이디를 변경하는 테스트모드를 구비하고, 테스트모드에서 반도체시스템에 포함된 다수의 메모리칩들중 적어도 2개의 메모리칩들을 활성화하여 압축병렬테스트를 수행함으로써 다수의 메모리칩을 테스트하는 시간을 감소할 수 있다.
앞서, 도 1 내지 도 14에서 살펴본 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 15를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 15에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
MC1. 제1 메모리칩 MC2. 제1 메모리칩
MC3. 제1 메모리칩 MC4. 제1 메모리칩
MC5. 제1 메모리칩 MC6. 제1 메모리칩
MC7. 제1 메모리칩 MC8. 제1 메모리칩
10. 아이디설정회로 11. 고정신호생성회로
12. 내부아이디생성회로 13. 래치회로
20. 출력제어회로 21. 리셋신호생성회로
22. 서브제어신호생성회로 23. 메인제어신호생성회로
30. 메모리회로 40. 데이터처리회로
50. 데이터출력회로 210. 구동신호생성회로
220. 논리회로 230. 인에이블신호생성회로
240. 전치제어신호생성회로 250. 메인제어신호출력회로
510. 서브출력회로 520. 메인출력회로

Claims (21)

  1. 테스트모드를 제어하고, 칩아이디를 출력하며, 외부데이터를 수신하는 제1 반도체장치; 및
    다수의 메모리칩을 포함하는 제2 반도체장치를 포함하되,
    상기 테스트모드의 라이트동작 시 상기 칩아이디에 응답하여 상기 다수의 메모리칩이 모두 활성화되어 동일한 입력데이터를 라이트하며, 상기 테스트모드의 리드동작 시 상기 칩아이디에 응답하여 상기 다수의 메모리칩 중 적어도 두 개 이상의 메모리칩이 활성화되어 저장된 상기 입력데이터를 상기 외부데이터로 출력하고,
    상기 테스트모드는 제1 및 제2 테스트모드를 포함하며, 상기 제1 테스트모드에서는 상기 다수의 메모리칩들 중 서로 직접 인접한 메모리칩들에 대한 상기 리드동작이 수행되고, 상기 제2 테스트모드에서는 상기 다수의 메모리칩들 중 적어도 하나의 메모리칩에 의해 서로 이격된 메모리칩들에 대한 상기 리드동작이 수행되는 반도체시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 리드동작 시 상기 제2 반도체장치로부터 출력되는 상기 외부데이터는 상기 다수의 메모리칩에 대한 불량여부 정보를 포함하는 신호인 반도체시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 테스트모드는 제3 테스트모드를 더 포함하고,
    상기 다수의 메모리칩들은 상기 제1 반도체장치의 상부에 적층되는 제1 그룹의 메모리칩들 및 상기 제1 그룹의 메모리칩들 상부에 적층되는 제2 그룹의 메모리칩들을 포함하며,
    상기 제1 테스트모드에서는 상기 제1 그룹 또는 상기 제2 그룹에 포함된 다수의 메모리칩들 중 서로 직접 인접한 메모리칩들에 대한 상기 리드동작이 수행되고,
    상기 제2 테스트모드에서는 상기 제1 그룹 또는 상기 제2 그룹에 포함된 다수의 메모리칩들 중 적어도 하나의 메모리칩에 의해 서로 이격된 메모리칩들에 대한 상기 리드동작이 수행되며,
    상기 제3 테스트모드에서는 상기 제1 그룹의 메모리칩들 중 어느 하나와 상기 제2 그룹의 메모리칩들 중 어느 하나에 대한 상기 리드동작을 수행하는 반도체시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 외부데이터는 제1 외부데이터 및 제2 외부데이터를 포함하고,
    상기 제1 테스트모드 또는 상기 제2 테스트모드에서
    상기 리드동작이 수행되는 두개의 메모리칩 중 어느 하나의 메모리칩에 저장된 상기 입력데이터는 상기 제1 외부데이터로 출력되고, 다른 하나의 메모리칩에 저장된 상기 입력데이터는 상기 제2 외부데이터로 출력되는 반도체시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 외부데이터는 제1 외부데이터 및 제2 외부데이터를 포함하고,
    상기 제3 테스트모드에서
    상기 제1 그룹의 상기 리드동작이 수행되는 메모리칩에 저장된 상기 입력데이터는 상기 제1 외부데이터로 출력되고, 상기 제2 그룹의 상기 리드동작이 수행되는 메모리칩에 저장된 상기 입력데이터는 상기 제2 외부데이터로 출력되는 반도체시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제3 테스트모드에서
    상기 제1 그룹의 메모리칩들 중 상기 리드동작이 수행되는 메모리칩의 위치와 상기 제2 그룹의 메모리칩들 중 상기 리드동작이 수행되는 메모리칩의 위치는 동일한 위치로 설정되는 반도체시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 외부데이터는 제1 외부데이터 및 제2 외부데이터를 포함하고,
    상기 다수의 메모리칩들은 제1 그룹의 메모리칩들 및 제2 그룹의 메모리칩들을 포함하고,
    상기 제1 그룹의 메모리칩들은 제1 및 제2 메모리칩을 포함하고, 상기 라이트동작 시 상기 제1 및 제2 메모리칩들의 각각은 상기 입력데이터를 저장하며, 상기 리드동작 시 테스트제어신호에 응답하여 상기 칩아이디의 조합에 따라 상기 제1 및 제2 메모리칩 중 선택되는 메모리칩에 저장된 상기 입력데이터는 상기 제1 외부데이터로 출력되고,
    상기 제2 그룹의 메모리칩들은 제3 및 제4 메모리칩을 포함하고, 상기 라이트동작 시 상기 제3 및 제4 메모리칩들의 각각은 상기 입력데이터를 저장하며, 상기 리드동작 시 상기 테스트제어신호에 응답하여 상기 칩아이디의 조합에 따라 상기 제3 및 제4 메모리칩 중 선택되는 메모리칩에 저장된 상기 입력데이터는 상기 제2 외부데이터로 출력되는 반도체시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 제1 및 제2 메모리칩은 제1 서브패드를 공유하고, 상기 제3 및 제4 메모리칩은 제2 서브패드를 공유하며, 상기 제1 메모리칩과 상기 제3 메모리칩은 메인패드를 공유하는 반도체시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 제1 내지 제4 메모리칩은 순차적으로 적층되는 반도체시스템.
  10. 다수의 메모리칩이 적층되고, 테스트모드의 라이트동작 시 상기 다수의 메모리칩이 모두 활성화되어 상기 다수의 메모리칩들의 각각 내로 입력데이터를 저장하고, 리드동작 시 칩아이디에 응답하여 활성화되는 상기 메모리칩에 저장된 입력데이터는 제1 메인패드를 통해 제1 외부데이터로 출력되는 제1 그룹의 메모리칩들; 및
    다수의 메모리칩이 적층되고, 상기 테스트모드의 상기 라이트동작 시 상기 다수의 메모리칩이 모두 활성화되어 상기 다수의 메모리칩들의 각각 내로 상기 입력데이터를 저장하고, 상기 테스트모드의 상기 리드동작 시 상기 칩아이디에 응답하여 활성화되는 상기 메모리칩에 저장된 상기 입력데이터는 제2 메인패드를 통해 제2 외부데이터로 출력되는 제2 그룹의 메모리칩들을 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제1 그룹의 메모리칩들은
    상기 라이트동작 시 상기 입력데이터를 저장하고, 상기 리드동작 시 상기 칩아이디에 응답하여 상기 저장된 입력데이터를 제1 서브패드로 전송하고, 상기 제1 서브패드에 실린 상기 입력데이터를 상기 제1 메인패드를 통해 상기 제1 외부데이터로 출력하는 제1 메모리칩; 및
    상기 라이트동작 시 상기 입력데이터를 저장하고, 상기 리드동작 시 상기 칩아이디에 응답하여 상기 저장된 입력데이터를 제2 서브패드를 통해 출력하는 제2 메모리칩을 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제2 그룹의 메모리칩들은
    상기 라이트동작 시 상기 입력데이터를 저장하고, 상기 리드동작 시 상기 칩아이디에 응답하여 상기 저장된 입력데이터를 제3 서브패드로 전송하고, 상기 제3 서브패드에 실린 상기 입력데이터를 상기 제2 메인패드를 통해 상기 제2 외부데이터로 출력하는 제3 메모리칩; 및
    상기 라이트동작 시 상기 입력데이터를 저장하고, 상기 리드동작 시 상기 칩아이디에 응답하여 상기 저장된 입력데이터를 제4 서브패드를 통해 출력하는 제4 메모리칩을 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 서브패드와 상기 제2 서브패드는 서로 연결되고, 상기 제3 서브패드와 상기 제4 서브패드는 서로 연결되는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 메인패드에 실리는 상기 제1 외부데이터는 상기 제1 메모리칩 또는 상기 제3 메모리칩으로부터 출력되는 상기 입력데이터로부터 생성되고, 상기 제2 메인패드에 실리는 상기 제2 외부데이터는 상기 제2 메모리칩 또는 상기 제4 메모리칩으로부터 출력되는 상기 입력데이터로부터 생성되는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 테스트모드는 제1 및 제2 테스트모드를 포함하고,
    상기 제1 테스트모드는 상기 제1 내지 제4 메모리칩들 중 인접한 메모리칩들에 대한 상기 리드동작이 수행되며,
    상기 제2 테스트모드는 상기 제1 내지 제4 메모리칩들 중 인접하지 않은 메모리칩들에 대한 상기 리드동작이 수행되는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제1 메모리칩은
    테스트제어신호 및 테스트모드신호에 응답하여 상기 칩아이디를 변경하여 제1 내부아이디 및 제1 설정아이디를 생성하는 제1 아이디설정회로;
    상기 제1 설정아이디에 응답하여 제1 서브제어신호 및 제1 메인제어신호를 생성하는 제1 출력제어회로;
    상기 칩아이디 또는 상기 제1 내부아이디에 응답하여 상기 라이트동작 시 상기 입력데이터를 저장하고, 상기 칩아이디 또는 상기 제1 내부아이디에 응답하여 상기 리드동작 시 상기 저장된 입력데이터를 제1 내부데이터로 출력하는 제1 메모리회로;
    상기 제1 내부데이터를 제1 전달데이터로 출력하는 제1 데이터처리회로; 및
    상기 제1 서브제어신호에 응답하여 상기 제1 전달데이터로부터 제1 출력데이터를 생성하고, 상기 제1 메인제어신호에 응답하여 상기 제1 출력데이터로부터 상기 제1 외부데이터를 생성하는 제1 데이터출력회로를 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제1 데이터출력회로는 상기 테스트모드에서 상기 제1 서브패드에 실린 상기 제1 출력데이터 또는 제2 데이터출력회로에서 출력되는 제2 출력데이터를 상기 제1 외부데이터로 출력하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제2 메모리칩은
    테스트제어신호 및 테스트모드신호에 응답하여 상기 칩아이디를 변경하여 제2 내부아이디 및 제2 설정아이디를 생성하는 제2 아이디설정회로;
    상기 제2 설정아이디에 응답하여 제2 서브제어신호 및 제2 메인제어신호를 생성하는 제2 출력제어회로;
    상기 칩아이디 또는 상기 제2 내부아이디에 응답하여 상기 라이트동작 시 상기 입력데이터를 저장하고, 상기 칩아이디 또는 상기 제2 내부아이디에 응답하여 상기 리드동작 시 상기 저장된 입력데이터를 제2 내부데이터로 출력하는 제2 메모리회로;
    상기 제2 내부데이터를 제2 전달데이터로 출력하는 제2 데이터처리회로; 및
    상기 제2 서브제어신호에 응답하여 상기 제2 전달데이터로부터 제2 출력데이터를 생성하고, 상기 제2 출력데이터를 상기 제2 서브패드를 통해 상기 제1 서브패드로 출력하는 제2 데이터출력회로를 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제3 메모리칩은
    테스트제어신호 및 테스트모드신호에 응답하여 상기 칩아이디를 변경하여 제3 내부아이디 및 제3 설정아이디를 생성하는 제3 아이디설정회로;
    상기 제3 설정아이디에 응답하여 제3 서브제어신호 및 제3 메인제어신호를 생성하는 제3 출력제어회로;
    상기 칩아이디 또는 상기 제3 내부아이디에 응답하여 상기 라이트동작 시 상기 입력데이터를 저장하고, 상기 칩아이디 또는 상기 제3 내부아이디에 응답하여 상기 리드동작 시 상기 저장된 입력데이터를 제3 내부데이터로 출력하는 제3 메모리회로;
    상기 제3 내부데이터를 제3 전달데이터로 출력하는 제3 데이터처리회로; 및
    상기 제3 서브제어신호에 응답하여 상기 제3 전달데이터로부터 제3 출력데이터를 생성하고, 상기 제3 메인제어신호에 응답하여 상기 제3 출력데이터로부터 상기 제2 외부데이터를 생성하는 제3 데이터출력회로를 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 제3 데이터출력회로는 상기 테스트모드에서 상기 제2 서브패드에 실린 상기 제3 출력데이터 또는 제4 데이터출력회로로부터 출력되는 제4 출력데이터를 상기 제2 외부데이터로 출력하는 반도체장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제4 메모리칩은
    테스트제어신호 및 테스트모드신호에 응답하여 상기 칩아이디를 변경하여 제4 내부아이디 및 제4 설정아이디를 생성하는 제4 아이디설정회로;
    상기 제4 설정아이디에 응답하여 제4 서브제어신호 및 제4 메인제어신호를 생성하는 제4 출력제어회로;
    상기 칩아이디 또는 상기 제4 내부아이디에 응답하여 상기 라이트동작 시 상기 입력데이터를 저장하고, 상기 칩아이디 또는 상기 제4 내부아이디에 응답하여 상기 리드동작 시 상기 저장된 입력데이터를 제4 내부데이터로 출력하는 제4 메모리회로;
    상기 제4 내부데이터를 제4 전달데이터로 출력하는 제4 데이터처리회로; 및
    상기 제4 서브제어신호에 응답하여 상기 제4 전달데이터로부터 제4 출력데이터를 생성하고, 상기 제4 출력데이터를 상기 제4 서브패드를 통해 상기 제2 서브패드로 출력하는 제4 데이터출력회로를 포함하는 반도체장치.
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