JP2008217984A - 半導体記憶装置 - Google Patents

Abstract

【課題】ブロック分割アレイにおいて効率的に不良ラインのスペアラインにより置換の救済を行なう。
【解決手段】複数のノーマルメモリセルが配置されるノーマルサブアレイを複数個に対し共通にスペアメモリセルが配置されるスペアアレイ（ＳＰ♯０）を配置する。このスペアアレイ（ＳＰ♯０）の不良ラインは、対応の複数のノーマルサブアレイ（ＭＢ♯００〜ＭＢ♯ｎ）におけるノーマルラインと置換可能である。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、特にメモリアレイが複数のメモリブロックに分割されるアレイ分割構成の半導体記憶装置に関する。より特定的には、この発明は、アレイ分割構成の半導体記憶装置における不良メモリセルの救済を行なうための冗長回路および各ブロックに対応して設けられる電源回路の構成に関する。

半導体記憶装置においては、不良メモリセルが存在する場合、これを、予備のメモリセルと置換することにより、等価的に、不良メモリセルを救済し、製品歩留りを向上させることが図られる。このような不良メモリセル救済のための予備のメモリセル（スペアワード線およびスペアビット線）を設ける冗長回路構成において、スペアライン（ワード線またはビット線）とスペアラインを選択するためのスペアデコーダの利用効率を改善するために、フレキシブル・リダンダンシ・技法が提案されている（たとえば、非特許文献１（堀口等の「高密度ＤＲＡＭのためのフレキシブル・リダンダンシ・技法」、１９９１ＩＥＥＥ、ジャーナル・オブ・ソリッド・ステート・サーキッツ、第２０巻、第１号、１９９１年１月、第１２頁から第１７頁）参照）。

図５３は、従来のフレキシブルリダンダンシ構成を有する半導体記憶装置の全体の構成を概略的に示す図である。図５３において、この半導体記憶装置は、４つのメモリアレイＭＡ０〜ＭＡ３を含む。メモリアレイＭＡ０〜ＭＡ３それぞれにおいて、不良メモリセル行を救済するためのスペアワード線が配置される。メモリアレイＭＡ０においてはスペアワード線ＳＷ００およびＳＷ０１が配置され、メモリアレイＭＡ１には、スペアワード線ＳＷ１０およびＳＷ１１が配置される。メモリアレイＭＡ２においてはスペアワード線ＳＷ２０およびＳＷ２１が配置され、メモリアレイＭＡ３には、スペアワード線ＳＷ３０およびＳＷ３１が配置される。

メモリアレイＭＡ０〜ＭＡ３それぞれに対応して、ロウアドレス信号をデコードして、アドレス指定された行に対応して配置されたノーマルワード線を選択状態へ駆動するためのロウデコーダＸ０〜Ｘ３が配置される。メモリアレイＭＡ０およびＭＡ１の間に、コラムアドレス信号をデコードして、このアドレス指定された列を選択するためのコラムデコーダＹ０が配置され、またメモリアレイＭＡ２およびＭＡ３の間に、コラムデータＹ１が配置される。

この半導体記憶装置は、さらに、不良メモリセルが存在するロウアドレスを記憶し、その不良ロウアドレスがアドレス指定されたとき、この不良ロウアドレスに対応するワード線（不良ノーマルワード線）を非選択状態に保持しかつ対応のスペアワード線を選択状態へ駆動するためのスペアデコーダＳＤ０〜ＳＤ３と、スペアデコーダＳＤ０およびＳＤ１の出力信号を受けるＯＲ回路Ｇ０と、スペアデコーダＳＤ２およびＳＤ３の出力信号を受けるＯＲ回路Ｇ１を含む。

ＯＲ回路Ｇ０およびＧ１の出力信号は、それぞれロウデコーダＸ０〜Ｘ３に含まれるスペアワード線駆動回路へ共通に与えられる。スペアデコーダＳＤ０〜ＳＤ３へはそれぞれ、メモリアレイＭＡ０〜ＭＡ３の１つを指定するアレイアドレス信号ビットａｎ−２およびａｎ−１と、メモリアレイ内の行を指定するアレイ内アドレス信号ビットａ０−ａｎ−３が共通に与えられる。ロウデコーダＸ０−Ｘ３へは、アレイアドレス信号ビットａｎ−２およびａｎ−１が与えられ、対応のメモリアレイがアドレス指定されたときに、ロウデコーダが活性化される。ＯＲ回路Ｇ０およびＧ１は、それぞれ、メモリアレイＭＡ０〜ＭＡ３にそれぞれ設けられた２本のスペアワード線に対応する。

今、メモリアレイＭＡ０において、ノーマルワード線Ｗ０およびＷ１が不良であり、メモリアレイＭＡ１におけるノーマルワード線Ｗ２が不良であり、またメモリアレイＭＡ２におけるノーマルワード線Ｗ３が不良の場合を考える。この状態においては、スペアデコーダＳＤ０にワード線Ｗ０のアドレスがプログラムされ、スペアデコーダＳＤ２にワード線Ｗ１のアドレスがプログラムされる。ノーマルワード線Ｗ２のアドレスが、スペアデコーダＳＤ３にプログラムされ、ノーマルワード線Ｗ３のアドレスが、スペアデコーダＳＤ１にプログラムされる。

ＯＲ回路Ｇ０は、スペアワード線ＳＷ００、ＳＷ１０、ＳＷ２０、およびＳＷ３０のいずれかを指定し、ＯＲ回路Ｇ１の出力信号が、スペアワード線ＳＷ０１、ＳＷ１１、ＳＷ２１、およびＳＷ３１の何れかを選択する。

ノーマルワード線Ｗ０が指定されたときには、スペアデコーダＳＤ０の出力信号が選択状態へ駆動され、ＯＲ回路Ｇ０の出力信号が活性化される。この状態において、アレイアドレス信号ビットａｎ−２およびａｎ−１により、ロウデコーダＸ０が活性化され、残りのロウデコーダＸ１−Ｘ３は非活性状態を維持する。したがって、このロウデコーダＸ０に含まれるワード線駆動回路が、ＯＲ回路Ｇ０の出力信号に従ってスペアワード線ＳＷ００を選択状態へ駆動する。このとき、ロウデコーダＸ０において、ノーマルワード線Ｗ０に対応して設けられたデコード回路は非活性状態に維持される。したがって、不良ノーマルワード線Ｗ０が、スペアワード線ＳＷ００に置換される。

不良ノーマルワード線Ｗ１がアドレス指定されたときには、スペアデコーダＳＤ２の出力信号が選択状態のＨレベルとなり、ＯＲ回路Ｇ１の出力信号がＨレベルとなり、スペアワード線ＳＷ０１が選択される。不良ノーマルワード線Ｗ２がアドレス指定された場合には、スペアデコーダＳＤ３の出力信号が選択状態のＨレベルとなり、ＯＲ回路Ｇ１の出力信号がＨレベルとなり、スペアワード線ＳＷ１１が選択される。不良ノーマルワード線Ｗ３がアドレス指定されたときには、スペアデコーダＳＤ１の出力信号が選択状態のＨレベルとなり、応じてＯＲ回路Ｇ０により、スペアワード線ＳＷ２０が選択される。すなわち、不良ノーマルワード線Ｗ０、Ｗ１、Ｗ２およびＷ３は、それぞれ、スペアワード線ＳＷ００、ＳＷ０１、ＳＷ１１、およびＳＷ２０に置換される。

この図５３に示すフレキシブルリダンダンシ構成の場合、１つのスペアワード線を、複数のスペアデコーダのいずれかにより活性化することができる。たとえば、スペアワード線ＳＷ２０は、スペアデコーダＳＤ０またはＳＤ１により選択状態へ駆動することができる。また、１つのスペアデコーダは、複数のスペアワード線のいずれかを選択状態へ駆動することができる。たとえば、スペアデコーダＳＤ０は、スペアワード線ＳＷ００、ＳＷ１０、ＳＷ２０およびＳＷ３０のいずれかを選択状態へ駆動することができる。したがって、スペアワード線とスペアデコーダとの対応関係が１対１ではなく、スペアワード線およびスペアデコーダの利用効率を改善することができる。また、１つのメモリアレイにおけるスペアワード線の数と、スペアロウデコーダの数は、以下の関係を満足する限り、互いに独立に選択することができる：
Ｌ≦Ｒ≦Ｍ・Ｌ／ｍ
ここで、Ｍは、物理的なメモリアレイの数を示し、ｍは、不良ノーマルワード線が同時にスペアワード線で置換されるメモリアレイの数を示し、Ｒは、スペアロウデコーダの数を示し、Ｌが、１つのメモリアレイにおけるスペアワード線の数を示す。すなわち、Ｍ／ｍは、論理的に互いに独立なメモリアレイの数を示す。したがって、Ｍ・Ｌ／ｍは、メモリ全体としての互いに論理的に独立なスペアワード線の数を示す。ここで、論理的に独立なスペアワード線とは、異なるロウアドレスにより選択されるスペアワード線を示す。たとえば図５３においてメモリアレイＭＡ０およびＭＡ２において、同時にノーマルワード線が選択される場合、メモリアレイＭＡ０およびＭＡ２は、論理的に独立ではない。図５３に示す構成においては、Ｌ＝２、Ｒ＝４、Ｍ＝４、およびｍ＝１である。

スペアロウデコーダをメモリアレイに共通に設けることにより、スペアワード線それぞれに対応してスペアデコーダを設ける必要がなく、チップ占有面積の増大を抑制することを図る。

この図５３に示すフレキシブルリダンダンシ構成は、同時に、不良列救済にも適用することができる。この不良列救済において、上述の文献においては、メモリアレイが複数のサブアレイに分割された場合の、不良列救済の方法について述べている。特に、上述の文献は、シェアードセンスアンプ構成の多分割ビット線およびシェアードＩ／Ｏ方式における不良列救済について説明している。

図５４は、従来のフレキシブルリダンダンシ方式の半導体記憶装置のアレイ部の構成を概略的に示す図である。図５４において、２つのメモリブロックＭＢｉおよびＭＢｉ＋１を示す。メモリブロックＭＢｉおよびＭＢｉ＋１は、それぞれメモリセル列に対応して配置されるノーマルビット線対ＢＬおよび／ＢＬと、不良列救済のためのスペアビット線（スペア列）を含む。図５４においては、スペア列に含まれるスペアビット線を明確には示してはいない。

このメモリブロックＭＢｉおよびＭＢｉ＋１の同じ列アドレスのノーマルビット線ＢＬおよび／ＢＬが、センスアンプＳＡを共有する。センスアンプＳＡとメモリブロックＭＢｉおよびＭＢｉ＋１の間には、ビット線分離ゲートＩＬＧが配置される。センスアンプＳＡは、コラムデコーダＹからの列選択信号ＹＳに従って導通するＩＯゲートＩＯＧを介して内部データ線対Ｉ／Ｏに接続される。選択メモリセルを含むメモリブロック（たとえばＭＢｉ）がセンスアンプＳＡに接続されて、データの読出が行なわれる。この場合、非選択メモリブロック（ＭＢｉ＋１）は、センスアンプＳＡから切離される。

上述のようなシェアードセンスアンプ構成において、１つのメモリブロックにおけるノーマルビット線の不良、列選択線（ＹＳ線）の不良およびセンスアンプＳＡの不良それぞれに対して、不良列アドレスをプログラムする必要がある。ノーマルビット線不良の場合、メモリブロック単位で不良列アドレスのプログラムが行なわれる。センスアンプ不良の場合、この不良センスアンプを共有するメモリブロックＭＢｉおよびＭＢｉ＋１それぞれに対し、スペア列を使用するために、不良列アドレスのプログラムが行なわれる。列選択線（ＹＳ線）不良の場合には、この列選択線（ＹＳ線）に接続されるメモリブロックそれぞれに対して、不良列アドレスのプログラムが行なわれる。

このプログラム時において、ノーマルビット線不良、センスアンプ不良および列選択線（ＹＳ線）不良それぞれに、１つのスペアコラムデコーダで対処するために、不良列アドレスプログラム時に、「ドントケア」をプログラムし、メモリブロック特定のためのアドレスを無効状態として、センスアンプ不良または列選択線不良において、複数のメモリブロックにおいて同時にスペア列の置換が行なわれるように構成されている。
特開平６−２３２３４８号公報 堀口等、「高密度ＤＲＡＭのためのフレキシブル・リダンダンシ・技法」、１９９１ＩＥＥＥ、ジャーナル・オブ・ソリッド・ステート・サーキッツ、第２０巻、第１号、１９９１年１月、第１２頁から第１７頁

上述の先行技術文献においては、不良行の救済は、不良行を含むメモリアレイ内に配置されたスペアワード線との置換により行なわれている。したがって、メモリアレイそれぞれにスペアワード線を配置する必要があり、スペアワード線の使用効率が悪いという問題がある。また、あるメモリアレイの不良ノーマルワード線を、別のメモリアレイのスペアワード線に置換すると、メモリアレイ系回路の制御が複雑となるため、避けるべきであるとして全く考慮されていない。

また、不良列救済においても、メモリブロックそれぞれにスペア列が設けられており、スペア列の使用効率が悪いという問題が同様に生じる。また、内部データ線として、シェアードＩ／Ｏ方式が考察されているものの、近年の、ブロック分割構成において用いられるローカル／グローバルの階層データ線構造のメモリアレイにおける不良列救済については考慮されていない。

一方、従来のＣＭＯＳ（相補ＭＯＳ）型半導体装置においては、高密度・高集積化のために、素子（ＭＯＳトランジスタ：絶縁ゲート型電界効果トランジスタ）のサイズが低減される。このような微細化された素子の信頼性確保と装置全体の消費電流の低減のために、電源電圧が低下される。素子を高速動作させるためには、電源電圧に応じてＭＯＳトランジスタのしきい値電圧を低下させる必要がある。これは、電源電圧に対するしきい値電圧の割合が高ければ、ＭＯＳトランジスタのオン状態への移行タイミングが遅れるためである。しかしながら、しきい値電圧の絶対値を低くした場合、ＭＯＳトランジスタのオフ時におけるソース−ドレイン間を流れるサブスレッショルドリーク電流が増加する。これは、以下の理由による。しきい値電圧は、一定のドレイン電流を流すゲート−ソース間電圧として定義される。ｎチャネルＭＯＳトランジスタの場合、しきい値電圧を低くした場合、そのドレイン電流−ゲート電圧特性曲線が負方向に移動する。サブスレッショルド電流は、その特性曲線におけるゲート電圧Ｖｇｓが０Ｖのときの電流値で示されるため、しきい値電圧を低くすると、サブスレッショルド電流が増加する。

半導体装置が動作した場合、その周辺温度が高くなり、ＭＯＳトランジスタのしきい値電圧の絶対値が低くなり、このサブスレッショルドリーク電流の問題がより深刻となる。このサブスレッショルドリーク電流が増加すると、大規模集積回路全体の直流電流が増加し、特に、ダイナミック型半導体記憶装置においては、スタンバイ電流（スタンバイ状態において消費される電流）を増加させる。

上述のようなサブスレッショルドリーク電流を低減するために、マルチしきい値ＣＭＯＳ構成が用いられる。

図５５は、従来のマルチしきい値ＣＭＯＳ構成の一例を説明する図である。図５５においては、電源電圧Ｖｃｃを伝達する主電源線９０２と、この主電源線９０２にｐチャネルＭＯＳトランジスタ９０３を介して結合される副電源線９０４と、接地電圧Ｖｓｓを伝達する主接地線９０６と、主接地線９０６にｎチャネルＭＯＳトランジスタ９０７を介して結合される副接地線９０８が設けられる。ＭＯＳトランジスタ９０３は、活性化信号／φＡＣＴがＬレベルのとき導通し、一方ＭＯＳトランジスタ９０７は、活性化信号φＡＣＴがＨレベルのとき導通する。これらのＭＯＳトランジスタ９０３および９０７は、比較的高いしきい値電圧（ハイＶｔｈ）を有する。内部回路は、電源線９０２および９０４の一方の電圧と、接地線９０６および９０８の一方の電圧を両動作電源電圧として動作する。図５５においては、内部回路として、３段の縦続接続されるインバータ回路９１４ａ、９１４ｂおよび９１４ｃを示す。インバータ回路９１４ａは、ソースが主電源線９０２に結合されるｐチャネルＭＯＳトランジスタＰＱ３と、ソースが副接地線９０８に結合されるｎチャネルＭＯＳトランジスタＮＱを含む。これらのＭＯＳトランジスタＰＱおよびＮＱのゲートに共通に入力信号ＩＮが与えられる。この入力信号ＩＮは、スタンバイサイクル時、Ｌレベルに設定される。

インバータ回路９１４ｂは、副電源線９０４および主接地線９０６上の電圧を両動作電源電圧として用いて動作する。インバータ回路９１４ｃは、主電源線９０２および副接地線９０８上の電圧を両動作電源電圧として用いて動作する。これらのインバータ回路９１４ａ〜９１４ｃにおいて、ＭＯＳトランジスタＰＱおよびＮＱは、そのしきい値電圧の絶対値が十分小さくされる（ローＶｔｈ）。次に、この図５５に示す構成の動作について、図５６を参照して説明する。

スタンバイサイクル時においては、入力信号ＩＮは、Ｌレベルに設定される。制御信号φＡＣＴはＬレベルであり、制御信号／φＡＣＴはＨレベル（Ｖｃｃレベル）である。インバータ回路９１４ｂにおいては、ＭＯＳトランジスタＰＱは、オン状態となり、そのソースおよびドレインは同じ電圧レベルであり、電流は流さない。一方、ＭＯＳトランジスタＮＱはそのゲートに、接地電圧レベルの入力信号ＩＮを受けており、オフ状態である。しかしながら、ＭＯＳトランジスタ９０７がオフ状態であり、このＭＯＳトランジスタ９０７を介して流れるサブスレッショルドリーク電流は、そのしきい値電圧が高いため、十分低減される。したがって、ＭＯＳトランジスタＮＱのしきい値電圧が小さくても、サブスレッショルド電流は低減される。また、ＭＯＳトランジスタ９０７を介して流れるサブスレッショルド電流により、副接地線９０８上の電圧レベルは接地電圧レベルよりも高くなり、インバータ回路９１４ａのＭＯＳトランジスタＮＱのゲート−ソース間が逆バイアス状態に設定され、そのサブスレッショルド電流がさらに低減される。

インバータ回路９１４ｂにおいては、入力信号がＨレベルであり、ＭＯＳトランジスタＮＱがオン状態となり、そのソースおよびドレインは、同一電圧レベルとなり、サブスレッショルドリーク電流は生じない。一方、ｐチャネルＭＯＳトランジスタＰＱが、そのゲートに、電源電圧Ｖｃｃレベルの信号を受けてサブスレッショルドリーク電流を流す。しかしながら、ＭＯＳトランジスタ９０３がオフ状態であり、このＭＯＳトランジスタ９０３は、ハイＶｔｈトランジスタであるため、サブスレッショルドリーク電流は十分抑制される。これにより、インバータ回路９１４ｂにおけるサブスレッショルドリーク電流が抑制される。また、ＭＯＳトランジスタ９０３のサブスレッショルドリーク電流により、副電源線９０４の電圧レベルが電源電圧Ｖｃｃよりも低下し、インバータ回路９１４ｂにおいてＭＯＳトランジスタＰＱのゲート−ソース間が逆バイアスされ、このインバータ回路９１４ｂにおけるサブスレッショルドリークがさらに抑制される。インバータ回路９１４ｃにおいても、インバータ回路９１４ａと同様、サブスレッショルドリーク電流が抑制される。

アクティブサイクルが始まると、制御信号φＡＣＴがＨレベルとなり、また制御信号／φＡＣＴがＬレベルとなり、ＭＯＳトランジスタ９０３および９０７がオン状態となり、副電源線９０４が主電源線９０２に結合され、副接地線９０８が主接地線９０６に結合される。したがって、これらのインバータ回路９１４ａ〜９１４ｃは、対応の電源線／接地線から電流を供給されて、そのローＶｔｈトランジスタが高速で動作し、入力信号ＩＮの変化に従ってその出力信号を変化させる。

この図５５に示すような電源回路構成においては、スタンバイサイクル時における電流信号の論理レベルが予めわかっているため、電源供給線への接続経路が決定される。入力信号ＩＮのスタンバイサイクル時の論理状態が不定の場合には、副電源線９０４および副接地線９０８に結合される。

特開平６−２３２３４８号公報にも示されているように、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、デコード回路およびワード線ドライブ回路などのような、同一の回路構成を有する回路が設けられる。記憶容量が増大すると、これらの回路数が大幅に増加する。このようなデコード回路およびワードドライブ回路のような繰返し回路においては、アドレス信号に従って、同一形式を有する回路から、所定数の特定の回路（アドレス指定された回路）が選択されて駆動される。これらの回路が、ローＶｔｈトランジスタで構成される場合、この図５５に示すような電源回路構成（階層電源構成：サブスレッショルドリーク電流低減回路）を利用することができる。この場合、先の図５３に示すように各ブロックごとに、デコーダまたはワードドライバに対する電源の活性／非活性を制御する必要がある（ブロック単位でワード線の選択が行なわれるため）。制御信号φＡＣＴおよび／φＡＣＴは、アクティブサイクルが始まると、活性化される。したがって副電源線９０４または副接地線９０８に接続される回路数が大きくなり、その寄生容量が大きくなると、副電源線９０４および副接地線９０８を所定の電圧（電源電圧Ｖｃｃおよび接地電圧Ｖｓｓ）レベルまで駆動するのに長時間を有し、内部回路の動作開始タイミングを、これらの電圧が安定化するまで遅らせる必要があり、高速アクセスが行なうことができなくなるという問題が生じる。

また、上述のように、スペアデコーダを用いて不良行／列を救済する場合、スペアの使用／不使用の判定後に選択すべき行／列が決定される。この場合、先の図５３に示すように、冗長置換が、同じブロック内で行なわれる場合には、対応の電源回路（電源電圧および接地電圧いずれかを伝達する回路）をアドレス信号に従って選択することにより、その接続を制御することができる。しかしながら、フレキシブルリダンダンシ構成において、スペア行／列を、他のメモリブロックの不良セル救済のために利用する場合、スペア判定結果に従って選択状態へ駆動すべきメモリセルを含むメモリブロックを特定する必要があり、このため、電源供給電圧（電源電圧および接地電圧）を高速で安定状態へ駆動することができず、高速アクセスを実現することができなくなるという問題が生じる。

それゆえ、この発明の目的は、スペア線（スペアワード線およびスペアビット線対）の使用効率が大幅に改善される冗長回路を備えたアレイ分割構造の半導体記憶装置を提供することである。

この発明の他の目的は、誤動作を生じさせることなく、正確に不良ノーマル線の救済を行なうことのできる冗長回路を備えたアレイ分割構造の半導体記憶装置を提供することである。

この発明のさらに他の目的は、アクセス時間および消費電流を増加させることのない電源回路を備えるアレイ分割構造の半導体記憶装置を提供することである。

この発明のさらに他の目的は、スペア線使用効率が改善される冗長回路ならびにアクセス時間および消費電力を低減することのできる電源回路を備えるアレイ分割構造の半導体記憶装置を提供することである。

この発明に従う半導体記憶装置は、要約すれば、スペア線を、１つのアレイとしてまとめて配置し、スペアアレイに対応に複数のメモリマットを設け、これら複数のメモリマットの不良ノーマル線を、対応のスペアアレイのスペア線で置換可能とする。

一実施の形態において、この発明に係る半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有する複数の第１のメモリブロックと、これら複数の第１のメモリブロックの特定の第１のメモリブロックに行列状に配置される複数のスペアメモリセルとを備える。スペアメモリセルの各行は、複数の第１のメモリブロックの不良行と置換可能である。

好ましくは、さらに、列方向に沿って複数の第１のメモリブロックと交互に配置され、各々が行列状に配列される複数のメモリセルを有する複数の第２のメモリブロックと、複数の第２のメモリブロックの特定の第２のメモリブロックに行列状に配置されかつ各行が複数の第２のメモリブロックの不良行と置換可能な複数のスペアメモリセルが設けられる。

また、好ましくは、さらに、複数の第１のメモリブロックの各々と複数の第２のメモリブロックの各々との間に配置されかつ列方向において隣接するメモリブロックに共有され、活性化時選択メモリセルを含むメモリブロックの各列のデータを検知および増幅するための複数のセンスアンプ帯が設けられる。

また、好ましくは、さらに、複数の第１のメモリブロックと複数の第２のメモリブロックと複数のセンスアンプ帯が第１のメモリアレイを構成し、さらに、この第１のメモリアレイと同じ構成を有する第２のメモリアレイと、通常動作モード時には第１および第２のメモリアレイから１つのメモリブロックを選択状態へ駆動し、かつ特殊動作モード時には、第１のメモリアレイおよび第２のメモリアレイ各々から所定数のメモリブロックを同時に選択状態へ駆動する制御手段を含む。

スペア線専用のスペアアレイを設けることにより、複数のメモリブロックまたはサブアレイでスペア線を共有することができ、各メモリブロックまたはサブアレイそれぞれにスペア線を配置する場合に比べて、スペア線の使用効率を大幅に改善することができる。

この発明に従えば、複数の第１のメモリブロックの特定の第１のメモリブロックにスペアメモリセルを行列状に配置し、複数の第１のメモリブロックの不良行とスペアメモリセル行とを置換可能なように構成していたので、スペア行の利用効率を改善することができ、またスペアロウデコーダの利用効率を向上させることができる。

第１のメモリブロックと交互に第２のメモリブロックを配置し、特定の第２のメモリブロックに行列状にスペアメモリセルを配置し、この第２のメモリブロックのスペア行を、複数の第２のメモリブロックの任意の不良行と置換可能なように構成することにより、また、スペアロウデコーダおよびスペア行の利用効率を向上させることができる。

また、第１および第２のメモリブロックを交互に配置することにより、第１および第２のメモリブロックそれぞれが行を選択するような場合においても、スペア行とノーマル行が同時に１つのメモリブロック内において同時に選択状態へ駆動される状態を防止することができる。

また、メモリブロックの間にセンスアンプを配置することにより、センスアンプの利用効率が改善されるとともに、センスアンプを共有するメモリブロックは異なるメモリブロック群に含まれており、センスアンプを共有するメモリブロックの一方のスペア行が対をなすメモリブロックの不良ノーマルワード線を救済する状態が生じるのを防止することができ、正確な不良ノーマル行の置換による救済を行なうことができる。

また、第１のメモリブロックおよび第２のメモリブロックおよびスペアアレイを有するメモリアレイを２つ設け、通常動作モード時には、第１および第２のメモリアレイから１つのメモリブロックを選択し、特定動作モード時には、第１および第２のメモリアレイそれぞれから所定数のメモリブロックを同時に選択状態へ駆動することにより、１つのメモリブロックにおいてノーマル行とスペア行が同時に選択状態へ駆動されるのを防止することができ、正確に所定の動作モードを行なうことができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１において、メモリアレイは、複数のセンスアンプブロック（行ブロック）ＲＢ♯０〜ＲＢ♯ｍに分割される。これらの行ブロックＲＢ♯０〜ＲＢ♯ｍは、それぞれワード線を共有する。行ブロックＲＢ♯０〜ＲＢ♯ｍの各々は、複数のサブアレイに分割される。行ブロックＲＢ♯ｉ（ｉ＝０〜ｍ）は、ノーマルサブアレイＭＢ♯ｉ０〜ＭＢ♯ｉｎに分割される。これらのノーマルサブアレイＭＢ♯ｉ０〜ＭＢ♯ｉｎは、行列状に配列される複数のメモリセルを有し、かつワード線（行）を共有する。センスアンプブロック単位でセンス動作が行なわれる。

また、行ブロックＲＢ♯０〜ＲＢ♯ｍそれぞれにおいて、対応の行ブロックＲＢ♯０〜ＲＢ♯ｍの不良列（不良ノーマルメモリセルを含む列）を置換により救済するために、スペアアレイＳＰ♯０〜ＳＰ♯ｍがそれぞれ設けられる。これらのスペアアレイＳＰ♯０〜ＳＰ♯ｍは、それぞれ複数列に配列されるメモリセル（スペアメモリセル）を有する（スペアアレイＳＰ♯０〜ＳＰ♯ｍの行の数は、ノーマルサブアレイに含まれるメモリセルの行の数と同じである）。

ノーマルサブアレイＭＢ♯００〜ＭＢ♯ｍｎそれぞれに対応して、ノーマルローカルデータバスＬＩＯ００〜ＬＩＯｍｎが設けられる。これらのノーマルローカルデータバスＬＩＯ００〜ＬＩＯｍｎは、対応のノーマルサブアレイＭＢ♯００〜ＭＢ♯ｍｎに対してのみデータの授受を行なう。

列方向に沿って整列して配置されるノーマルサブアレイが列ブロックＣＢ♯０〜ＣＢ♯ｎを構成する。スペアアレイＳＰ♯０〜ＳＰ♯ｍに対しても、それぞれスペアローカルデータバスＳＩＯ０〜ＳＩＯｍが配置される。これらのスペアローカルデータバスＳＩＯ０〜ＳＩＯｍは、対応のスペアアレイＳＰ♯０〜ＳＰ♯ｍとのみデータの授受を行なう。列方向に整列して配置されるノーマルサブアレイ、すなわち列ブロックＣＢ♯０〜ＣＢ♯ｎそれぞれに対応してノーマルグローバルデータバスＮＧＩＯ０〜ＮＧＩＯｎが配置される。これらのノーマルグローバルデータバスＮＧＩＯ０〜ＮＧＩＯｎは、それぞれブロック選択ゲートＢＳＧを介して、対応の列ブロックのノーマルサブアレイに対して設けられたノーマルローカルデータバスに結合される。ブロック選択ゲートＢＳＧは、対応の行ブロックが選択されたときに、対応のブロック選択信号に応答して導通し、対応のノーマルローカルデータバスと対応のノーマルグローバルデータバスとを接続する。スペアローカルデータバスＳＩＯ０〜ＳＩＯｍも、それぞれ、対応のブロック選択ゲートＢＳＧを介してスペアグローバルデータバスＳＧＩＯに結合される。スペアアレイＳＰ♯０〜ＳＰ♯ｍに設けられるブロック選択ゲートＢＳＧは、対応の行ブロックが選択されたときに導通し、対応のスペアローカルデータバスをスペアグローバルデータバスＳＧＩＯに接続する。

行ブロックＲＢ♯ｉにおいて複数のノーマルサブアレイＭＢ♯ｉ０〜ＭＢ♯ｉｎに共通にスペアアレイＳＰ♯ｉを設けることにより、スペアアレイＳＰ♯ｉに含まれるスペア列を、ノーマルサブアレイＭＢ♯ｉ０〜ＭＢ♯ｉｎで使用することができ、スペア列の使用効率が改善される。

また、ノーマルサブアレイそれぞれにスペア列を設ける場合、ノーマルサブアレイにおいて、そこに設けられたスペア列よりも多くの不良列が存在する場合、その半導体記憶装置は、救済することができない。しかしながら、この図１に示すように、スペアアレイを設け、一括してスペア列を配置することにより、数多くの不良列が存在するノーマルサブアレイが存在しても、対応のスペアアレイのスペア列を用いて置換により救済することができ、製品歩留りを改善することができる。

図２（Ａ）は、不良ノーマル列救済の対応の一例を示す図である。図２（Ａ）において、スペアアレイＳＰ♯０〜ＳＰ♯ｍそれぞれは、４つのスペアビット線対（スペア列）ＳＢＬ０〜ＳＢＬ３を含む。

列ブロックＣＢ♯０〜ＣＢ♯ｎそれぞれに対応して、コラムデコード回路Ｙ０〜Ｙｎが設けられる。スペアブロックＳＰ♯に対しては、スペアデコード回路ＳＰＤが設けられる。コラムデコード回路Ｙ０〜Ｙｎからは、対応のコラムブロックに含まれるメモリサブアレイに共通にコラム選択線ＣＳＬを介して列選択信号が伝達される。スペアデコード回路ＳＰＤからは、スペアビット線対ＳＢＬ０〜ＳＢＬ３それぞれに対応して設けられるスペアコラム選択線ＳＣＳＬ０〜ＳＣＳＬ３を介してスペアコラム選択信号が伝達される。今、ノーマルメモリサブアレイＭＢ♯００〜ＭＢ♯ｍｎそれぞれにおいて互いに独立にノーマル列（ノーマルビット線対）を置換により救済することを考える。

図２（Ｂ）は、図２（Ａ）に示すスペアデコード回路ＳＰＤの構成の一例を示す図である。図２（Ｂ）において、スペアデコード回路ＳＰＤは、スペアコラム選択線ＳＣＳＬ０〜ＳＣＳＬ３それぞれに対応して設けられるＯＲ回路ＯＧ０〜ＯＧ３を含む。ＯＲ回路ＯＧ０〜ＯＧ３それぞれに対しては、行ブロックＲＢ♯０〜ＲＢ♯ｍそれぞれに対応して設けられるスペアデコーダが配置される。ＯＲ回路ＯＧ０に対しては、スペアデコーダＳＤ００〜ＳＤ０ｍが設けられ、ＯＲ回路ＯＧ３に対しては、スペアデコーダＳＤ３０〜ＳＤ３ｍが設けられる。各行ブロックにおける不良ノーマルビット線対は、各ＯＲ回路に対して設けられたスペアデコーダにプログラムされる。

今、図２（Ａ）に示すように、メモリサブアレイＭＢ♯００のノーマルビット線対ＰＢＬ０をスペアアレイＳＰ♯０のスペアビット線対ＳＢＬ０で置換し、またメモリサブアレイＭＢ♯０ｎのノーマルビット線対ＰＢＬ１を、スペアアレイＳＰ♯０のスペアビット線対ＳＢＬ１で置換する。また、メモリサブアレイＭＢ♯１０のノーマルビット線対ＰＢＬ２を、スペアアレイＳＰ♯１のスペアビット線対ＳＢＬ０で置換し、メモリサブアレイＭＢ♯ｍ０およびＭＢ♯ｍｎのそれぞれに含まれる不良ノーマルビット線対ＰＢＬ３およびＰＢＬ４を、スペアアレイＳＰ♯ｍのスペアビット線対ＳＢＬ０およびＳＢＬ３で置換する。この場合、不良ノーマルビット線対ＰＢＬ０のアドレスが、スペアデコーダＳＢ００にプログラムされ、不良ノーマルビット線対ＰＢＬ１のアドレスが、スペアコラム選択線ＣＳＬ１に対応して設けられたＯＲ回路に対応して設けられるスペアデコーダにプログラムされる。不良ノーマルビット線対ＰＢＬ２は、そのアドレスが、ＯＲ回路ＯＧ０に対して設けられたスペアデコーダＳＤ０１にプログラムされる。不良ノーマルビット線対ＰＢＬ３およびＰＢＬ４は、それぞれのアドレスが、スペアデコーダＳＤ０ｍおよびＳＤ３ｍにプログラムされる。したがって、不良ノーマルビット線対がアドレス指定されたときには、対応のスペアコラム選択線が選択状態へ駆動される。このときには、これらのＯＲ回路の出力信号に従って、コラムデコード回路Ｙ０〜Ｙｎのデコード動作は停止される。すなわち図２（Ｂ）に示すスペアデコード回路を用いることにより、メモリサブアレイＭＢ♯００〜ＭＢ♯ｍｎそれぞれにおいて互いに独立に、不良ノーマルビット線対の救済を行なうことができる。

この図２（Ｂ）に示すスペアデコード回路の構成においては、行ブロックごとに、不良ノーマルビット線対のアドレスのプログラムを行なうことができる。したがってスペアデコーダそれぞれは、「ドントケア」状態を記憶することは要求されない。ノーマルコラム選択線ＣＳＬが不良の場合には、各スペアデコーダに、同じアドレス信号をプログラムすればよい。しかしながらこの場合において、スペアデコーダに、「ドントケア」状態を記憶する機能を持たせることにより、行ブロック単位の不良ノーマルビット線対救済に加えて、不良ノーマルコラム選択線の置換による、不良ノーマルビット線対の救済をも併せて行なうことができる。

［変更例］
図３（Ａ）は、図２（Ａ）に示すスペアデコード回路の変更例の構成を示す図である。図３（Ａ）においては、スペアデコーダは、列ブロックに対応して配置される。すなわち、ＯＲ回路ＯＧ０に対しては、スペアデコーダＳＤ００〜ＳＤ０ｎが配置され、ＯＲ回路ＯＧ３に対しては、スペアデコーダＳＤ３０〜ＳＤ３ｎが配置される。スペアデコーダＳＤ００〜ＳＤ０ｎは、列ブロックブロックＣＢ♯０〜ＣＢ♯ｎにそれぞれ対応し、またスペアデコーダＳＤ３０〜ＳＤ３ｎも、それぞれ、列ブロックＣＢ♯０〜ＣＢ♯ｎに対応する。

今、図３（Ｂ）に示すように、メモリサブアレイＭＢ♯００のノーマルビット線対ＰＢＬ０が不良であり、またコラムデコード回路Ｙｎからのコラム選択線ＣＳＬが不良の場合を考える。この場合、不良ノーマルビット線対ＰＢＬ０のアドレスがスペアデコーダＳＤ００にプログラムされ、またノーマルコラム選択線ＣＳＬのアドレスが、スペアデコーダＳＤ３ｎにプログラムされる。この不良ノーマルコラム選択線ＣＳＬのプログラム時においては、スペアデコーダＳＤ３ｎは、列ブロック指定ビットが無効状態にされ、列ブロックＣＢ♯ｎのメモリサブアレイＭＢ♯０ｎ〜ＭＢ♯ｍｎのいずれかの不良列選択線ＣＳＬに対応するノーマルビット線対がアドレス指定されても、スペアデコーダＳＤ３ｎの出力信号は選択状態を示す。

この場合、不良ノーマルビット線対ＰＢＬ０が、スペアアレイＳＰ♯０のスペアビット線対ＳＢＬ０により置換され、コラムデコード回路Ｙｎからの不良ノーマルコラム選択線ＣＳＬが、スペアコラム選択線ＳＣＳＬ３に置換される。

なお、この図１に示す構成においては、１つのメモリサブアレイが選択されて対応のノーマルグローバルデータバスに接続される。したがって、１ビットのデータの入出力が行なわれる。

図４は、データ読出部の構成を概略的に示す図である。図４において、ノーマルグローバルデータバスＮＧＩＯ０〜ＮＧＩＯｎそれぞれに対応してメインアンプＭＡＰ０〜ＭＡＰｎが設けられ、スペアグローバルデータバスＳＧＩＯに対応してスペアメインアンプＭＡＰｓが設けられる。メインアンプＭＡＰ０〜ＭＡＰｎは、メインアンプ活性化信号ＰＡＥ０〜ＰＡＥｎの活性化に応答して選択的に活性化され、スペアメインアンプＭＡＰｓは、スペアメインアンプ活性化信号ＰＡＥｓに応答して活性化される。スペアメインアンプ活性化信号ＰＡＥｓの活性化時、メインアンプ活性化信号ＰＡＥ０〜ＰＡＥｎは、すべて非活性状態に保持される。これにより、不良ビットの置換による救済時、正確に１ビットのデータを読出すことができる。データ書込のためには、メインアンプに代えてライトドライバが設けられればよい。

スペアメインアンプＰＡＥｓは、ＯＲ回路ＯＧ０〜ＯＧ３の出力信号のいずれかがＨレベルとなると活性化される。

なお、この図４に示す読出部の構成において、ノーマルグローバルデータバスＮＧＩＯ０〜ＮＧＩＯｎは、選択行ブロックに対応して設けられたノーマルローカルデータバスにそれぞれ接続される。しかしながら、コラムデコード回路Ｙ０〜Ｙｎの１つのみがコラム選択線上に活性化された列選択信号を伝達するため、これらのノーマルグローバルデータバスＮＧＩＯ０〜ＮＧＩＯｎのいずれか１つにのみ、選択メモリセルのデータが伝達される（ノーマルメモリセルがアクセスされたとき）。

なお、選択行ブロックにおいてメモリサブアレイがすべて選択される構成の場合、スペアアレイそれぞれにおいて、スペアサブビット線対それぞれに対応してスペアローカルデータバスを設けるとともに、これらの複数のスペアローカルデータバスに対応してスペアグローバルデータバスを設けることにより対応することができる。図３（Ａ）に示す構成のスペアデコーダＳＤ００〜ＳＤ３ｎを用いて、複数のスペアグローバルデータバスに対応して設けられたメインアンプの１つを選択的に活性化する。また、これらのスペアデコーダＳＤ００〜ＳＤ３ｎの出力信号を用いて、不良ノーマル列の救済が行なわれた列ブロックを検出し、その検出された列ブロックにスペアメインアンプの出力信号を伝達する。これは、スイッチ回路を用いることにより実現することができる。

なお、図２（Ａ）および図３（Ａ）においては、行ブロックまたは列ブロックそれぞれに対応してスペアデコーダが用いられている。しかしながら、このスペアデコーダの数は、このメモリアレイ全体における不良ノーマルビット線対の救済される数に応じて適当に定められればよい。

また、スペアアレイＳＰ♯０〜ＳＰ♯ｍそれぞれにおけるスペアビット線対の数も適当に定められる。１つの列ブロックあたり複数本の割合で、スペアビット線対が設けられてもよい。

以上のように、この発明の実施の形態１に従えば、行ブロックそれぞれにスペアアレイを設け、対応の行ブロックに含まれる複数のサブアレイの任意の不良ノーマル列を、救済可能なように構成しているため、各行ブロックにおいて、効率的に不良ノーマル列の救済を行なうことができる。

また、スペア列（スペアビット線対）を選択するためのスペアデコーダは、複数のメモリサブアレイで共有されるように構成しているため、メモリサブアレイそれぞれに対応してスペアデコーダを設ける必要がなく、回路占有面積が低減され、またスペアデコーダの利用効率も改善される。

［実施の形態２］
図５は、この発明の実施の形態２に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。この図５に示すアレイ構成においては、スペアアレイＳＰ♯０〜ＳＰ♯ｍそれぞれに対応して設けられるブロック選択ゲートＢＳＧｓは、対応の行ブロックを選択する信号φ０〜φｍと異なる信号φｓｏ〜φｓｍを受ける。すなわち、不良ノーマル列救済時において、スペアグローバルデータバスＳＧＩＯには、スペアローカルデータバスＳＩＯ０〜ＳＩＯｍのうち所定数のスペアローカルデータバスが同時に接続される。他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付す。

図６は、メモリアクセス時におけるノーマルグローバルデータバスとローカルデータバスおよびスペアローカルデータバスの接続を概略的に示す図である。図６において、ノーマルグローバルデータバスＮＧＩＯは、ブロック選択ゲートＢＳＧを介してローカルデータバスＬＩＯｉに接続される。このブロック選択ゲートＢＳＧは、行ブロック選択信号φｉに応答して導通する。一方、スペアグローバルデータバスＳＧＩＯは、スペアブロック選択ゲートＢＳＧｓを介してスペアローカルデータバスＳＩＯｉに接続されかつ複数のスペアローカルデータバスに同時に接続される。図６においては、ブロック選択ゲートＢＳＧｓを介して、スペアローカルデータバスＳＩＯｊがスペアグローバルデータデータバスＳＧＩＯに同時に接続される対応を代表的に示す。

メモリサブアレイにおいては、複数行複数列にノーマルメモリセルが配列される。一方、スペアアレイにおいても、スペアメモリセルが行列状に配列される。しかしながら、このスペアアレイにおける列の数は、単に、対応の行ブロックにおけるノーマルサブアレイの不良列を救済するために設けられているだけであり、その列の数はノーマルサブアレイの列の数よりも大幅に少ない。したがって、ローカルデータバスＬＩＯｉのバス線にそれぞれ寄生容量Ｃａが接続した場合、スペアローカルデータバスＳＩＯｉのバス線には、それぞれこれよりも小さな寄生容量Ｃｃが存在する。

一方、ノーマルグローバルデータバスＮＧＩＯおよびスペアグローバルデータバスＳＧＩＯは、メモリアレイにおいて列方向に延在して配設されており、これらには、ほぼ同じ寄生容量Ｃｂが存在する。したがって、１つのスペアローカルデータバスのみをスペアグローバルデータバスＳＧＩＯに接続した場合、その寄生容量は、Ｃｂ＋Ｃｃとなり、一方、ノーマルメモリセルのアクセス時においては、バス線の寄生容量はＣａ＋Ｃｂとなる。スペアメモリセルアクセス時においては、バスの寄生容量が小さいため、信号がノーマルメモリセルアクセス時よりも速いタイミングで変化する。したがって、ノーマルメモリセルアクセス時とスペア列選択時において、信号伝播遅延が異なるため、内部信号の変化タイミングが異なり、内部タイミングの不一致および誤動作などが生じる可能性がある。特に、この図５に示すメモリアレイが複数個設けられており、複数ビットのデータの入出力が行なわれる構成の場合、１つのメモリアレイにおいてスペア列が選択され、他のメモリアレイにおいてノーマル列が選択された場合、データの転送タイミングが異なり、内部データのセットアップ／ホールド時間が異なることになり、回路動作が不安定となる。

また、クロック信号に同期して順次列を選択していく構成の場合、他のメモリアレイの選択データと並列に読出されてラッチされた後交互に外部に読出される。ノーマルメモリセル選択時とスペア列選択時とでデータ信号の伝達時間が異なる場合、このラッチタイミングに対するセットアップ／ホールド時間が異なり、正確なデータの読出を行なうことができなくなることが考えられる。

そこで、図６に示すように、不良スペアメモリセルアクセス時においては、複数のスペアローカルデータバスを同時にスペアグローバルデータバスＳＧＩＯに接続する。これにより、ノーマルメモリセル選択時とスペアメモリセルアクセス時における信号伝播遅延時間を同じとする。

同時に選択状態へ駆動されるスペアローカルデータバスの数ｋは、具体的には、次式で与えられる。

Ｃｂ＋Ｃａ＝Ｃｂ＋ｋ・Ｃｃ
したがって、次式が得られる。

Ｃａ＝ｋ・Ｃｃ
これにより、タイミングのミスマッチにより生じる問題を回避することができる。

今、図７に示すように、行ブロックは、ＲＢ♯０〜ＲＢ♯７の８個設けられている場合を考える。行ブロックＲＢ♯０〜ＲＢ♯７は、３ビットのアドレス信号ａｉ、ａｊおよびａｋにより指定される。これらの３ビットのアドレス信号ａｉ、ａｊおよびａｋのデコードにより、ブロック選択信号φｉが生成される。

行ブロックＲＢ♯０〜ＲＢ♯３と行ブロックＲＢ♯４〜ＲＢ♯７のうちの一方のブロックが、アドレス信号ビットａｉにより指定され、行ブロックＲＢ♯０、ＲＢ♯１、ＲＢ♯４およびＲＢ♯５のグループと行ブロックＲＢ♯２、ＲＢ♯３、ＲＢ♯６およびＲＢ♯７のグループの一方が、アドレス信号ビットａｊにより指定され、行ブロックＲＢ♯０、ＲＢ♯２、ＲＢ♯４およびＲＢ♯６のグループと行ブロックＲＢ♯１、ＲＢ♯３、ＲＢ♯５およびＲＢ♯７のグループの１つがアドレス信号ビットａｋにより指定される場合を考える。この場合、アドレス信号ビットａｉ〜ａｋを適当に無効状態（ドントケア状態）に設定して、スペアアレイブロック選択信号φｓｉを生成することができる。たとえば、アドレス信号ビットａｋを無効状態とすれば、２つの行ブロックが同時に指定されるため、２つのスペアローカルデータバスをスペアグローバルデータバスに接続することができる。アドレス信号ビットａｊを無効状態とすれば、同様、２つの行ブロックを指定することができる。アドレス信号ビットａｊおよびａｋ両者を無効状態とすれば、４つの行ブロックを同時に指定することができる。３ビットのアドレス信号ａｉ〜ａｋすべてを無効状態とすれば、すべての行ブロックを指定することができる。したがって、これらの構成を用いることにより、必要な数（２の倍数）のスペアアレイのスペアローカルデータバスをスペアグローバルデータバスに接続することができる。

図８は、スペアブロックの列選択部の構成を概略的に示す図である。図８においては、２つのスペアアレイＳＰ♯ｉおよびＳＰ♯ｊの部分の構成を示す。

図８を参照して、スペアアレイＳＰ♯ｉにおいて、スペアビット線対ＳＢＬをスペアローカルデータバスＳＩＯｉに接続するスペアコラム選択ゲートＣＳＧｉは、図示しないスペアコラムデコード回路からの列選択信号と行ブロック指定信号φｉを受けるＡＮＤ回路ＳＣＧｉの出力するローカルコラム選択信号ＹＳｉに応答して導通する。スペアアレイＳＰ♯ｊにおいて、スペアビット線対ＳＢＬとスペアローカルデータバスＳＩＯｊを接続するスペアコラム選択ゲートＣＳＧｊは、スペアコラムデコード回路からのスペアコラム選択線ＳＣＳＬ上に伝達されるスペアコラム選択信号と行ブロック選択信号φｊを受けるＡＮＤ回路ＳＣＧｊからのスペアローカルコラム選択信号ＹＳｊに応答して導通する。スペアローカルデータバスＳＩＯｉ…ＳＩＯｊは、それぞれ、ブロック選択信号φｓｉおよびφｓｊに応答して導通するスペアブロック選択ゲートＢＳＧｓを介してスペアグローバルデータバスＳＧＩＯに接続される。

この図８に示す構成において、スペアアレイアクセス時、スペアローカルデータバスＳＩＯｉ…ＳＩＯｊが、並列にスペアグローバルデータバスＳＧＩＯに結合される。この状態において、選択行ブロックに対応して設けられたスペアアレイのスペアビット線対ＳＢＬが対応のスペアローカルデータバスに接続される。これにより、スペアコラムデコード回路からスペアコラム選択線ＳＣＳＬ上に与えられるスペアコラム選択信号が共通にスペアアレイＳＰ♯０〜ＳＰ♯ｍに与えられる構成において、複数のスペアローカルデータバスを同時にスペアグローバルデータバスに接続する場合においても、正確に、アドレス指定された不良列に対応するスペア列を選択して、データアクセスを行なうことができる。これにより、プリチャージ状態に保持されたスペアビット線対が対応のスペアローカルデータバスを介してスペアグローバルデータバスに接続されてスペアメモリセルデータが破壊されるのを防止することができる。

なお、上述の説明おいて、行ブロック指定用のアドレス信号ビットを縮退状態（ドントケア状態）に設定して、複数のスペアローカルデータバスを同時にスペアグローバルデータバスに接続することを行なっている。しかしながら、別にデコード回路を設け、各行ブロック指定時において同時に選択されるスペアローカルデータバスの組がこのデコード回路の出力により決定される構成が用いられてもよい。

以上のように、この発明の実施の形態２に従えば、複数のスペアローカルデータバスを並列にスペアグローバルデータバスに接続するように構成しているため、ノーマルメモリセルアクセス時およびスペアメモリセルアクセス時におけるグローバルデータバスの信号伝播遅延を同じとすることができ、内部タイミングのミスマッチにより生じる問題を回避することができ、安定に動作する半導体記憶装置を実現することができる。

［実施の形態３］
図９は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。図９において、メモリアレイは、列方向に沿って複数の行ブロック（センスアンプブロック）ＲＢＸ♯０〜ＲＢＸ♯ｍに分割される。行ブロックＲＢＸ♯１〜ＲＢＸ♯ｍは、ノーマルメモリセルが行列状に配列されたノーマルメモリサブアレイＭＡ♯１〜ＭＡ♯ｍでそれぞれ構成される。行ブロックＲＢＸ０においては、行列状に配列されるノーマルメモリセルを有するノーマルメモリサブアレイＭＡ♯０と、そのノーマルメモリサブアレイＭＡ♯０と列を共有して複数行に配列されるスペアメモリセルを有するスペアアレイＳＰＸ♯とを含む。このスペアアレイＳＰＸ♯に含まれる複数のスペア行（スペアワード線）は、ノーマルメモリサブアレイＭＡ♯０〜ＭＡ♯ｍに含まれる不良ノーマルワード線と置換可能である。ノーマルメモリサブアレイＭＡ♯０〜ＭＡ♯ｍそれぞれに対応して、ロウデコーダＸ０〜Ｘｍが設けられ、スペアアレイＳＰＸ♯に対しスペアロウデコード回路ＳＰＤＸが配置される。

この図９に示す構成においては、スペアアレイＳＰＸ♯を、ノーマルメモリサブアレイＭＡ♯０〜ＭＡ♯ｍに共通に配置する。したがって、１つのノーマルメモリサブアレイにおいて不良行が集中的に存在する場合においても、スペアアレイＳＰＸ♯に含まれるスペアワード線を用いて置換救済を行なうことができ、製品歩留りを改善することができる。また、スペアロウデコーダを複数のノーマルメモリサブアレイ（行ブロック）で共有することにより、スペアデコーダの数を低減することができる。

図１０は、図９に示すスペアロウデコーダ回路ＳＰＤＸの構成を概略的に示す図である。図１０においては、スペアアレイＳＰＸ♯においては、４本のスペアワード線ＳＷＬ０〜ＳＷＬ３が設けられた場合のスペアロウデコード回路ＳＰＤＸの構成が一例として示される。このスペアロウデコード回路ＳＰＤＸは、スペアワード線ＳＷＬ０〜ＳＷＬ３それぞれに対応して設けられるスペアロウデコーダＳＤＸ０〜ＳＤＸ３を含む。これらのスペアロウデコーダＳＤＸ０〜ＳＤＸ３には、それぞれ、メモリサブアレイを特定するブロックアドレスおよびサブアレイ内の行アドレス両者をプログラムする。今、図１０に示すように、ノーマルメモリサブアレイＭＡ♯０に含まれる不良ノーマルワード線ＷＬ０、ノーマルメモリサブアレイＭＡ♯１に含まれる不良ノーマルワード線ＷＬ１およびＷＬ２、ノーマルメモリサブアレイＭＡ♯ｍに含まれる不良ノーマルワード線ＷＬ３をスペアワード線との置換により救済する場合を考える。この場合、スペアロウデコーダＳＤＸ０にワード線ＷＬ０のアドレス（ブロックアドレスを含む）がプログラムされ、スペアロウデコーダＳＤＸ１およびＳＤＸ２それぞれに、不良ノーマルワード線ＷＬ１およびＷＬ２のアドレスがプログラムされ、スペアロウデコーダＳＤＸ３に不良ノーマルワード線ＷＬ３のアドレスがプログラムされる。したがって、不良ノーマルワード線ＷＬ０、ＷＬ１、ＷＬ２、およびＷＬ３が、それぞれ、スペアワード線ＳＷＬ０、ＳＷＬ１、ＳＷＬ２、およびＳＷＬ３により置換される。

したがって、スペアロウデコーダが、ノーマルメモリサブアレイＭＡ♯０〜ＭＡ♯ｍにそれぞれにより共有されるため、ノーマルメモリサブアレイそれぞれに対応してスペアロウデコーダを設ける必要がなく、アレイ占有面積の増加を抑制することができる。また、スペアワード線は、ノーマルメモリサブアレイＭＡ♯０〜ＭＡ♯ｍにより共有されるため、スペアワード線の利用効率が改善される。

また、この行ブロックＲＢＸ♯０においてスペアアレイＳＰＸ♯を、ノーマルメモリサブアレイＭＡ♯０〜ＭＡ♯ｍに共通に設けることにより、このスペアアレイＳＰＸ♯に含まれるスペアワード線ＳＷＬを、任意のノーマルメモリサブアレイが使用することができ、スペアワード線の利用効率を改善することができる。

また、スペアアレイＳＰＸ♯をノーマルメモリサブアレイＭＡ♯０に含ませることにより、このスペアデコーダＳＤＸ０〜ＳＤＸ３の１つが選択されたとき、この行ブロックＲＢＸ♯０に対して設けられるセンスアンプを活性化する構成が用いられればよく、センスアンプの制御動作も簡略化される。

なお、図９および１０に示す構成においては、行ブロックＲＢＸ♯０〜ＲＢＸ♯ｍにおいて、１つの行ブロックが選択されてセンス動作が行なわれる（ワード線選択が行なわれる）。

また、スペアアレイＳＰＸ♯に含まれるスペアワード線ＳＷＬの数は任意である。
以上のように、この発明の実施の形態３に従えば、スペアワード線は、複数のノーマルメモリサブアレイに共通に使用されるように１つのスペアアレイ内に一括して設けているため、スペアロウデコーダの数が低減され、またスペアワード線の使用効率が改善される。

［実施の形態４］
図１１は、この発明の実施の形態４に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１１において、メモリアレイは、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎと、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎと列方向において交互に配設されるノーマルメモリサブアレイＭＡ♯１−０〜ＭＡ♯１−Ｎを含む。ノーマルメモリサブアレイＭＡ♯０−０に対しては、スペアワード線ＳＷＬが所定数設けられたスペアアレイＳＰＸ♯０が配置され、１つの行ブロック（センスアンプブロック）ＲＢＸ♯０を構成し、ノーマルメモリサブアレイＭＡ♯１−Ｎにおいては、スペアワード線ＳＷＬが所定数配置されたスペアアレイＳＰＸ♯１が設けられ、行ブロックＲＢＸ♯１が構成される。ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−ＮおよびＭＡ♯１−０〜ＭＡ♯１−Ｎは、それぞれ行列状に配列されるノーマルメモリセルを有する。

列方向において隣接するメモリサブアレイの間に、センスアンプ帯ＳＡＢ１〜ＳＡＢｍが配置される。ノーマルメモリサブアレイＭＡ♯０−０の外側にセンスアンプ帯ＳＡＢ０が配置され、ノーマルメモリサブアレイＭＡ♯１−Ｎに隣接して、センスアンプ帯ＳＡＢｍ＋１が配置される。

これらのセンスアンプ帯ＳＡＢ０〜ＳＡＢｍ＋１は、交互配置型シアードセンスアンプの構成を有する。１つのノーマルメモリサブアレイまたは行ブロックが選択されたとき、その両側に設けられたセンスアンプ帯に含まれるセンスアンプにより、センス動作が行なわれる。

行ブロックＲＢＸ♯０に含まれるスペアアレイＳＰＸ♯０のスペアワード線は、メモリサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎに含まれるノーマルワード線と置換可能であり、ノーマルメモリサブアレイＭＡ♯１−Ｎに設けられたスペアアレイＳＰＸ♯１の各スペアワード線は、ノーマルメモリサブアレイＭＡ♯１−０〜ＭＡ♯１−Ｎに含まれるノーマルワード線と置換可能である。

通常動作時においては、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎのいずれか１つが選択されるか、または、ノーマルメモリサブアレイＭＡ♯１−０〜ＭＡ♯１−Ｎのいずれか１つが選択される。すなわち、この図１１に示す構成において、１つのノーマルメモリサブアレイが選択状態へ駆動される。以下に、このノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−ＮとノーマルメモリサブアレイＭＡ♯１−０〜ＭＡ♯１−Ｎとを列方向において交互に配置しかつこれらのサブアレイ群それぞれに、スペアアレイを設けることにより得られる効果について説明する。

今、図１２に示すように、行ブロックＲＢＸ♯０に含まれるスペアアレイＳＰＸ♯のスペアワード線が、すべてのノーマルメモリサブアレイの不良ノーマルワード線と置換可能な場合を考える。シェアードセンスアンプ構成においては、センスアンプ帯ＳＡＢ１の両側に、行ブロックＲＢＸ♯０およびノーマルメモリサブアレイＭＡ♯１−０が配置される。センスアンプ帯ＳＡＢ１と行ブロックＲＢＸ♯０の間には、ビット線分離ゲートＢＬＩＧ０が配置され、センスアンプ帯ＳＡＢ１とノーマルメモリサブアレイＭＡ♯１−０の間には、ビット線分離ゲートＢＬＩＧ１が配置される。ビット線分離ゲートＢＬＩＧ０へは、置換指示信号／φｓｐとサブアレイ指定信号φ１を受けるＮＯＲ回路ＯＧａの出力信号がビット線分離制御信号として与えられる。ビット線分離ゲートＢＬＩＧ１に対しては、置換指示信号φｓｐとサブアレイ指定信号φ０とを受けるＮＯＲ回路ＯＧｂの出力信号がビット線分離指示信号として与えられる。置換指示信号φｓｐは、不良ノーマルセルがアドレス指定されて、スペアアレイＳＰＸ♯に含まれるスペアワード線が選択されるとき、選択的に活性状態のＨレベルとされる。サブアレイ指定信号φ１は、ノーマルメモリサブアレイＭＡ♯１−０が指定されたときに活性状態のＨレベルとされ、サブアレイ指定信号φ０は、ノーマルメモリサブアレイＭＡ♯０−０が指定されたときに、活性状態のＨレベルとされる。

今、ノーマルメモリサブアレイＭＡ♯１−０に含まれる不良ノーマルワード線が、スペアアレイＳＰＸ♯に含まれるスペアワード線で置換された場合を考える。ノーマルメモリサブアレイＭＡ♯１−０の不良ノーマルワード線がアドレス指定されたとき、また、サブアレイ指定信号φ１がＨレベルとなり、一方、サブアレイ指定信号φ０がＬレベルを維持する。したがって、ＮＯＲ回路ＯＧａの出力信号がＬレベルとなり、ビット線分離ゲートＢＬＩＧ０が非導通状態となり、このスペアアレイＳＰＸ♯が、センスアンプ帯ＳＡＢ１から切離される。一方、この不良ノーマルワード線をスペアアレイＳＰＸ♯に含まれるスペアワード線で置換するため、置換指示信号φｓｐもＨレベルへ駆動されるため、ＮＯＲ回路ＯＧｂの出力信号もＨレベルに立上がり、ビット線分離ゲートＢＬＩＧ１も非導通状態となる。したがって、センスアンプ帯ＳＡＢ１は、このスペアアレイＳＰＸ♯およびノーマルメモリサブアレイＭＡ♯１−０両者から切離されることになり、不良ノーマルワード線の救済を行なうことができなくなる。

これを防止するためには、ビット線分離ゲートＢＬＩＧ０をスペアワード線使用時に導通状態とするために、図１３に示す回路を、このビット線分離制御回路として用いることが考えられる。

図１３において、このビット線分離制御回路は、サブアレイ指定信号φ１を受けるインバータＯＧａａと、インバータＯＧａａの出力信号と置換指示信号φｓｐを受けるＯＲ回路ＯＧａｂを含む。この図１３に示すビット線分離制御回路の場合、ノーマルメモリサブアレイがアドレス指定されたときには、インバータＯＧａａの出力信号がＬレベルとなる。不良ノーマルワード線がアドレス指定されていない場合には、置換指示信号φｓｐがＬレベルであり、したがってＯＲ回路ＯＧａｂの出力信号がＬレベルとなり、ビット線分離ゲートＢＬＩＧ０を非導通状態とすることができる。一方、置換指示信号φｓｐが活性化されスペアアレイに含まれるスペアワード線を使用するときには、ＯＲ回路ＯＧａｂの出力信号は、Ｈレベルとなり、ビット線分離ゲートＢＬＩＧ０が導通状態となる。

しかしながら、この図１３に示すビット線分離制御回路を用いた場合、他のビット線分離ゲートに対して設けられた制御回路と回路構成が異なり、ゲート段数が異なる（ＯＲ回路は、ＮＯＲ回路とその出力信号を受けるインバータとで構成される）。したがって、ゲート遅延が異なり、タイミングマージンが減少し、誤動作が生じる可能性がある。

図１１に示すように、スペアアレイＳＰＸ♯０においては、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎの不良ノーマルワード線と置換可能なスペアワード線を配置することにより、ノーマルメモリサブアレイＭＡ♯１−０の不良ノーマルワード線がアドレス指定されたときには、この行ブロックＲＢＸ♯０に含まれるスペアアレイに含まれるスペアワード線は使用されない。したがって、この場合、図１４に示すようなビット線分離制御回路を利用することにより、正確に、不良ノーマルワード線の置換による救済を行なうことができる。

図１４において、ビット線分離ゲートＢＬＩＧ０に対して、サブアレイ指示信号φ１を受ける２入力ＮＯＲ回路ＯＧｃが設けられ、ビット線分離ゲートＢＬＩＧ１に対しては、スペア置換指示信号φｓｐ０とサブアレイ指定信号φ０を受けるＮＯＲ回路ＯＧｄが設けられる。スペア置換指示信号φｓｐ０は、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎのいずれかにおいて不良ノーマルワード線がアドレス指定されたときに、活性状態のＨレベルへ駆動される。サブアレイ指示信号φ０は、ノーマルメモリサブアレイＭＡ♯０−０が指定されたときに活性状態のＨレベルへ駆動され、サブアレイ指示信号φ１は、ノーマルメモリサブアレイＭＡ♯１−０が指定されたときに活性状態のＨレベルへ駆動される。サブアレイＭＡ♯０−０に対応して設けられるスペアアレイＳＰＸ♯０が使用されるときには、ノーマルメモリサブアレイＭＡ♯１−０がアドレス指定されることはない。これは、スペアアレイＳＰＸ♯０に含まれるスペアワード線は、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎに含まれる不良ノーマルワード線がアドレス指定された場合に選択されるためである。また、この場合、ＮＯＲ回路ＯＧｃの出力信号がＨレベルを維持し、一方、ＮＯＲ回路ＯＧｄの出力信号がＬレベルとなり、センスアンプ帯ＳＡＢ１は、行ブロックＲＢＸ♯０に接続され、ノーマルメモリサブアレイＭＡ♯１−０から切離される。逆に、ノーマルメモリサブアレイＭＡ♯１−０がアドレス指定されたときには、ＮＯＲ回路ＯＧｃの出力信号がＬレベルとなり、行ブロックＲＢＸ♯０が、センスアンプ帯ＳＡＢ１から切離され、ノーマルメモリサブアレイＭＡ♯１−０が、センスアンプ帯ＳＡＢ１に接続される（ＮＯＲ回路ＯＧｄの出力信号がＨレベルを維持する）。

他方の行ブロックＲＢＸ♯１に対しても、同様の構成が設けられる。これにより、スペアアレイを含むメモリブロックおよびこれに隣接するメモリサブアレイが同時にアドレス指定されることがなく、正確な、不良救済を行なうことができる。

図１５は、この発明の実施の形態４における半導体記憶装置における不良ノーマルワード線の置換の態様の一例を概略的に示す図である。図１５において、スペアアレイＳＰＸ♯０は、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎの不良ノーマルワード線と置換可能なスペアワード線を含む。スペアアレイＳＰＸ♯１は、ノーマルメモリサブアレイＭＡ♯１−０〜ＭＡ♯１−Ｎに含まれる不良ノーマルワード線と置換可能なスペアワード線を含む。センスアンプ帯を共有するノーマルサブアレイは、そのアドレス信号ビットＲＡｊの値が異なる。これにより、アクセス衝突（ノーマル／スペアワード線の同時選択）による誤動作を防止することができ、正確な不良救済を行なうことができる。

［実施の形態５］
図１６は、半導体記憶装置に含まれるメモリセルの構成を示す図である。図１６においては、ワード線ＷＬａおよびＷＬｂとビット線ＢＬの交差部に対応して配置される２つのメモリセルＭＣａおよびＭＣｂを代表的に示す。メモリセルＭＣａおよびＭＣｂの各々は、キャパシタＭＱと、対応のワード線（ＷＬａまたはＷＬｂ）の信号電位に応答してキャパシタＭＱをビット線ＢＬに接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。これらのメモリセルＭＣａおよびＭＣｂは、ダイナミック型メモリセルであり、ビット線ＢＬおよび／ＢＬが対をなして配設され、ビット線ＢＬおよび／ＢＬに生じた電位差が、センスアンプにより差動増幅される。

この図１６に示す配置において、ワード線ＷＬａが選択状態へ駆動されるとき、ワード線ＷＬａおよびＷＬｂの間の寄生容量による容量結合により、非選択ワード線ＷＬｂの電圧レベルが上昇し、メモリセルＭＣｂに含まれるアクセストランジスタＭＴが弱いオン状態となり、キャパシタＭＱの蓄積電荷が、ビット線ＢＬに伝達される。また、選択ワード線ＷＬａの非選択移行時、ワード線ＷＬａとビット線ＢＬの間の容量結合により、ビット線ＢＬの電圧レベルが低下し（ビット線ＢＬが接地電圧レベルに駆動されているとき）、ビット線ＢＬの電圧レベルが低下し、非選択ワード線ＷＬｂに接続されるメモリセルＭＣｂのアクセストランジスタＭＴが弱いオン状態となり、キャパシタの蓄積電荷がビット線ＢＬに流出する。このような、ワード線を選択するときの、非選択ワード線に接続されるメモリセルに電流リークを生じる現象は、「ディスターブリフレッシュ」と呼ばれる。メモリセルの電荷保持特性が悪い場合、一定の周期でリフレッシュが行なわれる前に、メモリセルの記憶データが消失し、ソフトエラーが生じる。このような「ディスターブリフレッシュ」特性をテストするために、ワード線を順次選択状態へ駆動し、メモリセルの電荷保持特性を試験する「ディスターブ・リフレッシュ・テスト」が行なわれる。この「ディスターブ・リフレッシュ・テスト」においては、各メモリセルに所定回数のディスターバンスを与えるために、ワード線は所定回数選択状態へ駆動される。半導体記憶装置の記憶容量が増加すれば、応じてワード線の数も多くなり、この「ディスターブ・リフレッシュ・テスト」に要する時間が大きくなる。このようなディスターブ・リフレッシュ・テストを高速で行なうために、この「ディスターブ・リフレッシュ・テスト」においては、通常動作モード時に同時に選択されるワード線の数よりも、より多くのワード線を同時に選択状態へ駆動することが行なわれる。この場合、ワード線選択態様によっては、フレキシブル・リダンダンシィ構成を利用した場合、１つのサブアレイにおいてスペアワード線とノーマルワード線とが同時に選択状態へ駆動され、アクセス競合が生じ、メモリセルの記憶データが破壊され、ディスターブ・リフレッシュ・テストを行なうことができなくなるという問題が生じる。以下に、ディスターブ・リフレッシュ・テストなどの、通常動作モード時よりもより多くのワード線を同時に選択状態へ駆動する場合においても、１つのメモリサブアレイ内においてノーマルワード線とスペアワード線とを同時に選択するのを防止することのできる構成について説明する。

図１７は、この発明の実施の形態５に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１７において、メモリアレイは、２つのメモリマットＢ♯０およびＢ♯１を含む。メモリマットＢ♯０は、ノーマルメモリサブアレイＭＢ♯００−０〜ＭＢ♯００−Ｎと、ノーマルメモリサブアレイＭＢ♯０１−０〜ＭＢ♯０１−Ｎを含む。ノーマルメモリサブアレイＭＢ♯００−０〜ＭＢ♯００−Ｎと、ノーマルメモリサブアレイＭＢ♯０１−０〜ＭＢ♯０１−Ｎは、交互に配置される。これらのノーマルメモリサブアレイＭＢ♯００−０〜ＭＢ♯００−ＮおよびＭＢ♯０１−０〜ＭＢ♯０１−Ｎの間に、斜線領域で示すセンスアンプ帯が配置される。ノーマルサブアレイＭＢ♯００−０に、スペアワード線を含むスペアアレイＳＰＸ♯００が配置され、ノーマルメモリサブアレイＭＢ♯０１−Ｎに対応して、スペアワード線を含むスペアアレイＳＰＸ♯０１が配置される。ノーマルメモリサブアレイＭＢ♯００−０およびスペアアレイＳＰＸ♯００が、行ブロック（センスアンプブロック）ＲＢ♯００を構成し、ノーマルメモリサブアレイＭＢ♯０１−ＮおよびスペアアレイＳＰＸ♯０１が、行ブロックＲＢ♯０１を構成する。ノーマルメモリサブアレイＭＢ♯００−０〜ＭＢ♯００−Ｎが、たとえばロウアドレス信号ビットＲＡｊが１のときに指定されるメモリブロック群Ｂ♯００を構成し、ノーマルメモリサブアレイＭＢ♯０１−０〜ＭＢ♯０１−Ｎが、ロウアドレス信号ビットＲＡｊがたとえば０のときに選択されるメモリブロック群Ｂ♯０１を構成する。

メモリマットＢ♯１は、ノーマルサブアレイＭＢ♯１０−０〜ＭＢ♯１０−Ｎと、ノーマルメモリサブアレイＭＢ♯１１−０〜ＭＢ♯１１−Ｎを含む。ノーマルメモリサブアレイＭＢ♯１０−０〜ＭＢ♯１０−ＮとノーマルメモリサブアレイＭＢ♯１１−０〜ＭＢ♯１１−Ｎは、列方向に沿って交互に配置される。これらのノーマルメモリサブアレイＭＢ♯１０−０〜ＭＢ♯１０−ＮとノーマルメモリサブアレイＭＢ１１−０〜ＭＢ♯１１−Ｎの間には、斜線領域で示すセンスアンプ帯が配置される。ノーマルメモリサブアレイＭＢ♯１０−０に対応してスペアワード線を含むスペアアレイＳＢＸ♯１０が配置され、ノーマルメモリサブアレイＭＢ♯１１−Ｎに対してスペアアレイＳＰＸ♯１１が配置される。ノーマルメモリサブアレイＭＢ♯１０−０およびスペアアレイＳＰＸ♯１０が、行ブロック（センスアンプブロック）ＲＢ♯１０−０を構成し、ノーマルメモリサブアレイＭＢ♯１１−ＮおよびスペアアレイＳＰＸ♯１１が、行ブロックＲＢ♯１１−Ｎを構成する。ノーマルメモリサブアレイＭＢ♯１０−０〜ＭＢ♯１０−Ｎが、メモリブロック群Ｂ♯１０に含まれ、ノーマルメモリサブアレイＭＢ♯１１−０〜ＭＢ♯１１−Ｎが、メモリブロック群Ｂ♯１１に含まれる。

この図１７に示すアレイ構成において、行ブロックＲＢ♯００に設けられたスペアアレイＳＰＸ♯００は、メモリブロック群Ｂ♯１０に含まれるノーマルメモリサブアレイの不良ノーマルワード線と置換可能なスペアワード線を含む。行ブロックＲＢ♯０１に含まれるスペアアレイＳＰＸ♯０１は、メモリブロック群Ｂ♯１１に含まれるノーマルメモリサブアレイの不良ノーマルワード線と置換可能なスペアワード線を含む。また、行ブロックＲＢ♯１０−０に含まれるスペアアレイＳＰＸ♯１０は、メモリブロック群Ｂ♯００に含まれるノーマルメモリサブアレイの不良ノーマルワード線と置換可能なスペアワード線を含む。行ブロックＲＢ♯１１−Ｎに含まれるスペアアレイＳＰＸ♯１１は、メモリブロック群Ｂ♯０１に含まれるノーマルメモリサブアレイの不良ノーマルワード線と置換可能なスペアワード線を含む。次に動作について説明する。

今、図１８（Ａ）に示すように、１つのノーマルメモリサブアレイが、アドレス信号ビットＲＡ０〜ＲＡｈにより指定される場合を考える。メモリマットの指定は、ロウアドレス信号ビットＲＡｉで行なわれ、メモリブロック群の指定は、ロウアドレス信号ビットＲＡｊに行なわれる。

通常動作モード時においては、これらのアドレス信号ビットＲＡ０〜ＲＡｊはすべて有効であり、１つのマットが指定され、指定されたマットにおいて１つのメモリブロック群が指定され、かつ指定されたメモリブロック群において１つのノーマルメモリサブアレイが指定される。アドレス指定されたワード線が不良ノーマルワード線の場合、置換すべきスペアワード線は、選択メモリマットと異なるメモリマットに含まれている。したがって、何ら問題なく、不良ノーマルワード線の置換を行なうことができる（センスアンプ帯の共有の問題も生じない）。

一方、通常動作モード時と異なるテスト動作モード時において図１８（Ｂ）に示すように、ロウアドレス信号ビットＲＡｊを縮退状態とする。これにより、メモリマットＢ♯０およびＢ♯１のうち１つのメモリマットが指定され、指定されたメモリマット内において、２つのメモリブロック群それぞれから、ノーマルメモリサブアレイが指定される。１つのメモリマットにおいて２つのノーマルメモリサブアレイが指定されるため、この選択時、センスアンプ帯を共有しないノーマルサブアレイが指定されるようにアドレス信号ビットの割当てが行なわれる。アドレス指定されたノーマルワード線が、不良ノーマルワード線の場合、対応のスペアワード線は、非選択メモリマット内に準備されている。したがって、１つのメモリマット内において、複数（２本）のノーマルワード線が同時に指定される場合においても、行ブロックＲＢ♯００、ＲＢ♯０１、ＲＢ♯１０、およびＲＢ♯１１において、同時にスペアワード線とノーマルワード線とが選択状態へ駆動されるのが防止される。また、非選択メモリマットにおいては、不良ノーマルワード線置換時において行ブロックのスペアワード線が選択状態へ駆動されるだけであり、センスアンプ帯の共有の問題も生じない。

たとえば、テスト動作モード時において、メモリマットＢ♯０が指定され、メモリブロック群Ｂ♯００およびＢ♯０１それぞれからノーマルメモリサブアレイが選択された場合、対応のスペアワード線は、非選択メモリマットＢ♯１の行ブロックＲＢ♯１０に含まれるスペアアレイＳＰＸ♯１０および／または行ブロックＲＢ♯１１に含まれるスペアアレイＳＰＸ♯１１に準備されている。したがって、スペアワード線が選択されるメモリマットとノーマルワード線が選択されるメモリマットは互いに異なるため、ノーマルワード線とスペアワード線とが１つのメモリアレイ内において同時に選択されるのが防止される。また、アドレス信号ビットの適当な割当てにより、１つのメモリマットにおいてセンスアンプ帯を共有しない２つのノーマルサブアレイを同時に選択状態へ駆動することができる。なお、このメモリマットの数を増加させれば、同時に選択状態へ駆動されるノーマルワード線の数はさらに増加させることができる。

図１９は、動作モードに応じて選択サブアレイの数を変更するための部分の構成を示す図である。図１９において、アドレス信号ビットＲＡｊとテストモード指示信号ＴＥを受けるゲート回路（ＯＲ回路）ＧＴが設けられる。テストモード指示信号ＴＥが活性状態のＨレベルとなると、ロウアドレス信号ビットＲＡｊの値にかかわらず、メモリブロック群指定信号φＢが活性状態のＨレベルとなる。したがって、テスト動作モード時に、ロウアドレス信号ビットＲＡｊを縮退状態として、１つのメモリマットにおいて、２つのメモリブロック群それぞれからノーマルサブアレイを指定することができる。

また、センスアンプ帯を共有しないノーマルサブアレイの指定のためには、一方のメモリブロック群のアドレスを割当てと他方のメモリブロック群のアドレス割当てを、逆方向にすればよい（一方のメモリブロック群が列方向に沿って上から下に向かってアドレス０からＮを割当てられたとき、他方のメモリ群のノーマルサブアレイは、アドレス０からＮへ下から上に向かって順次割当てられる）。

また、非選択メモリマットにおけるセンスアンプ帯とスペアアレイとの接続およびセンス動作については、スペアデコーダを常時動作させて比較動作を行なわせ、その結果を図１４に示す構成と同様の構成で各行ブロックのスペアアレイへ与えることにより実現される。対応の行ブロックに対応して設けられたセンスアンプ制御回路をこのスペアデコーダの出力信号が活性状態のときに活性状態へ駆動する構成が用いられればよい。これにより、非選択メモリマットにおいてスペアワード線を使用するときに、対応のセンスアンプを活性化することができる。

また、データアクセスのためには、図４に示す構成と同様の構成が用いられればよい（ディスターブリフレッシュテスト時、データアクセスは行なわれない）。

［変更例］
図２０は、この発明の実施の形態５の変更例の構成を概略的に示す図である。図２０においても、図１７に示す構成と同様、メモリアレイは、２つのメモリマットＢ♯０およびＢ♯１に分割される。メモリマットＢ♯０において、メモリブロック群Ｂ♯００に属するノーマルメモリサブアレイＭＢ♯００−０〜ＭＢ♯００−Ｎとメモリブロック群Ｂ♯０１に含まれるノーマルメモリサブアレイＭＢ♯０１−０〜ＭＢ♯０１−Ｎが列方向に沿って交互に配置される。ノーマルメモリサブアレイＭＢ♯００−０に対応してスペアアレイＳＰＸ♯００が配置され、ノーマルメモリサブアレイＭＢ♯０１−Ｎに対応してスペアアレイＳＰＸ♯０１が配置される。スペアアレイＳＰＸ♯００は、メモリブロック群Ｂ♯００に属するノーマルメモリサブアレイの不良ノーマルワード線と置換可能な複数のサブスペアワード線を含み、スペアアレイＳＰＸ♯０１は、メモリブロック群Ｂ♯０１に属するノーマルメモリサブアレイの不良ノーマルワード線と置換可能なスペアワード線を含む。

メモリマットＢ♯１においては、メモリブロック群Ｂ♯１０に含まれるノーマルメモリサブアレイＭＢ♯１０−０〜ＭＢ♯１０−Ｎとメモリブロック群Ｂ♯１１に含まれるノーマルメモリサブアレイＭＢ♯１１−０〜ＭＢ♯１１−Ｎが、列方向に沿って交互に配置される。ノーマルメモリサブアレイＭＢ♯１０−０に対応してスペアアレイＳＰＸ♯１０が配置され、ノーマルメモリサブアレイＭＢ♯１１−Ｎに対応してスペアアレイＳＰＸ♯１１が配置される。スペアアレイＳＰＸ♯１０は、メモリブロック群Ｂ♯１０に含まれるノーマルメモリサブアレイの不良ノーマルワード線と置換可能な複数のサブワード線を含み、スペアアレイＳＰＸ♯１１は、メモリブロック群Ｂ♯１１に含まれるノーマルサブアレイの不良ノーマルワード線と置換可能な複数のスペアワード線を含む。

この図２０に示す配置においても、各ノーマルサブアレイ間においては、斜線領域で示すセンスアンプ帯が配置される。

この図２０に示す構成において、ノーマルモード時においては、メモリマットＢ♯０およびＢ♯１の一方が選択され、かつ選択メモリマットにおいて１つのノーマルメモリサブアレイが選択される。したがって、選択された１つのメモリマットにおいて、図１１に示す構成と同じノーマルワード線の選択および不良ノーマルワード線の置換および救済が行なわれる。

テストモード時においては、たとえばロウアドレス信号ビットＲＡｉが縮退状態とされ、メモリマットＢ♯０およびＢ♯１がともに指定される。これらのメモリマットＢ♯０およびＢ♯１それぞれにおいて、１つのノーマルサブアレイが選択される。メモリマットＢ♯０およびＢ♯１それぞれにおいては、異なるメモリブロック群に含まれるノーマルサブアレイが交互に配置されており、またセンスアンプ帯を共有するノーマルサブアレイは異なるメモリブロック群に含まれている。したがって、テストモード時において、何らセンスアンプを共有するノーマルメモリサブアレイが同時に指定されるというセンスアンプ競合の問題を生じることなく複数（２本）のノーマルワード線またはスペアワード線を選択状態へ駆動して、テスト動作を行なうことができる（行ブロックＲＢ♯００〜ＲＢ♯１１のいずれかにおいて、同時に、ノーマルワード線とスペアワード線が選択状態へ駆動されることはない）。これにより、ディスターブリフレッシュテストを高速で行なうことができる。

なお、この実施の形態５においては、ディスターブリフレッシュテストが述べられている。しかしながら、セルフリフレッシュモード時において、通常動作モード時よりも数多くのワード線が選択状態へ駆動される構成が用いられる場合、このテストモード指示信号に代えてセルフリフレッシュ指示信号が用いられれば、同様の効果が得られる。この変更例の構成においてアドレス信号ビット（メモリマット特定用のアドレス信号ビット）ＲＡｉを縮退する構成としては、図１９に示す構成と同じ構成を利用することができる。

以上のように、この発明の実施の形態５に従えば、複数のメモリマットを設け、ディスターブリフレッシュテストなどの特定の動作モード時に、通常動作モード時よりも数多くのノーマルワード線を選択状態へ駆動する場合、１つの行ブロックにおいてノーマルワード線とスペアワード線とが同時に選択状態とならないように構成しているため、フレキシブル・リダンダンシィ構成の特徴、すなわちスペアデコーダおよびスペアワード線の効率的利用という特徴を損なうことなく所望の動作モードを正確に実現することができる。

なお、この変更例の構成においてもメモリマットの数を増加させることにより、容易に、より多くのノーマルワード線（４本、８本）を同時に選択状態へ駆動することができる。

［実施の形態６］
図２１（Ａ）は、この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。図２１（Ａ）において、メモリアレイは、複数のメモリアレイブロック２ａ〜２ｎに分割される。メモリアレイブロック２ａ〜２ｎは、行列状に配列される複数のメモリセルを含む。ブロック単位で、メモリセル行の選択が行なわれる。メモリアレイブロック２ａ〜２ｎそれぞれに対応して、メモリアレイブロック２ａ〜２ｎのメモリセル行を選択状態へ駆動するためのロウ系周辺回路３ａ〜３ｎが配置される。これらのロウ系周辺回路３ａ〜３ｎは、その構成は後に詳細に説明するが、アドレス信号をデコードするデコード回路（プリデコーダを含んでもよい）およびそのデコード回路の出力信号に従ってメモリセル行を選択状態へ駆動するためのワード線ドライブ回路を含む。

ロウ系周辺回路３ａ〜３ｎそれぞれと主電源供給線１との間に、選択信号φＢａ〜φＢｎに応答して選択状態へ駆動される電源スイッチ回路（ＳＷ）４ａ〜４ｎが設けられる。これらの電源スイッチ回路４ａ〜４ｎの各々は、選択状態へ駆動されたとき、非選択状態のときよりも大きな電流の流れを生じさせる。主電源供給線１には、所定の電圧Ｖｒが与えられる。この電圧Ｖｒは、電源電圧Ｖｃｃ、接地電圧Ｖｓｓおよび高電圧Ｖｐｐのいずれかまたはこれらの組合せであってもよい。ロウ系周辺回路３ａ〜３ｎの構成に応じて適当な電圧が、この電圧Ｖｒとして選択される。

電源スイッチ回路４ａ〜４ｎの選択／非選択を決定するために、アドレス信号ＡＤとセルフリフレッシュモード指示信号ＳＲとに従って選択信号φＢａ〜φＢｎ（これは総称して制御信号と称す）を生成する電源ブロックデコーダ６が設けられる。アドレス信号ＡＤは、また、ロウ系周辺回路３ａ〜３ｎへ、メモリセル行（ワード線）指定アドレスとして与えられる。

電源ブロックデコーダ６は、通常動作モード時（ノーマルモード時）とセルフリフレッシュモード時において、選択状態へ駆動される電源スイッチ回路の数を異ならせる。この電源ブロックデコーダ６は、セルフリフレッシュモード時とノーマルモード時とで、電源スイッチ回路４ａ〜４ｎの選択シーケンスを異ならせる。これらの特徴により、メモリアレイブロック２ａ〜２ｎにおいてスペア線が含まれる場合においても、何らアクセス時間を増大させることなく低消費電流で動作する半導体記憶装置を実現することができる。

図２１（Ｂ）は、図２１（Ａ）に示すロウ系周辺回路３ａ〜３ｎの構成の一例を示す図である。図２１（Ｂ）においては、１つのロウ系周辺回路３の構成を代表的に示す。

メモリアレイブロック２（２ａ〜２ｎ）においては、メモリセルＭＣが行列状に配列され、またメモリセルＭＣの行それぞれに対応してワード線ＷＬａ〜ＷＬｍが配置される。メモリセルの列それぞれに対応してビット線対ＢＬ，／ＢＬが配置されるが、図２１においてはビット線ＢＬのみを示す。

ロウ系周辺回路３は、これらのワード線ＷＬａ〜ＷＬｍそれぞれに対応して設けられる繰返し回路を含む。ここで、繰返し回路は、同じ回路構成を有しかつ同一機能を実現する。複数の繰返し回路のうち所定数の繰返し回路がアドレス信号により選択される。

図２１（Ｂ）において、繰返し回路は、ＮＡＮＤ型デコード回路１１（１１ａ〜１１ｍ）と、ＮＡＮＤ型デコーダ回路の出力信号に従って対応のワード線ＷＬ（ＷＬａ〜ＷＬｍ）を選択状態へ駆動するワード線ドライブ回路１２（１２ａ〜１２ｍ）を含む。

スタンバイサイクル時においては、ＮＡＮＤ型デコード回路１１ａ〜１１ｍの出力信号はＨレベルである。したがって、スタンバイサイクル時においては、これらのＮＡＮＤ型デコード回路１１ａ〜１１ｍにおいては、接地ノードへのサブスレッショルドリーク電流が生じる。このため、ＮＡＮＤ型デコード回路１１ａ〜１１ｍは副接地線１５ｎに各接地ノードが結合される。この副接地線１５ｎは、電源スイッチトランジスタ１４ｎを介して接地ノードへ結合される。この電源スイッチトランジスタ１４ｎは、制御信号φＢｉｎに応答してオン状態となる。

一方、インバータ型ワード線ドライブ回路１２ａ〜１２ｍにおいては、スタンバイサイクル時入力信号がＨレベルであり、電源ノードからサブスレッショルドリーク電流が流れ込む。したがって、これらのインバータ型ワード線ドライブ回路１２ａ〜１２ｍの電源ノードは副電源線１５ｐに結合される。この副電源線１５ｐは、選択信号φＢｉｐに応答して導通する電源スイッチトランジスタ１４ｐを介して電圧源ノード１６に結合される。この電圧源ノード１６へは、電源電圧Ｖｃｃまたは高電圧Ｖｐｐが印加される。この電圧源ノード１６へ印加される電圧は、この繰返し回路の構成に応じて適当に定められる。

ＮＡＮＤ型デコード回路１１ａ〜１１ｍは、他方電源ノードが、共通に主電源線に結合され、インバータ型ワード線ドライブ回路１２ａ〜１２ｍの接地ノードは、主接地線に結合される。

スタンバイサイクル時において、制御信号φＢｉｎをＬレベル（接地電圧レベル）、制御信号φＢｉｐをノード１６の電圧レベルのＨレベルに設定する。これにより、電源スイッチトランジスタ１４ｎおよび１４ｐがオフ状態とされる。これらの電源スイッチトランジスタ１４ｎおよび１４ｐは、大きなしきい値電圧を有しており、オフ状態時においては、そのサブスレッショルドリーク電流は極めて小さい。一方、ＮＡＮＤ型デコード回路１１ａ〜１１ｍおよびワード線ドライブ回路１２ａ〜１２ｍは、ロウＶｔｈのＭＯＳトランジスタを構成要素として含む。したがって、スタンバイサイクル時における、これらの繰返し回路すなわちロウ系周辺回路における消費電流を低減することができる。また、これらの繰返し回路が高速動作するため、アクセス時間を短縮することができる。

なお、図２１（Ａ）および図２１（Ｂ）の対応関係において、電源スイッチ回路４ａ〜４ｎの各々は、電源スイッチトランジスタ１４ｎおよび１４ｐに対応し、副電源電圧供給線５ａ〜５ｎの各々は、副接地線１５ｎおよび副電圧供給線１５ｐに対応する。接地ノードおよび電圧源ノード１６は、主電源供給線１に対応する。次に、具体的な、電源スイッチ回路４ａ〜４ｎの選択態様について説明する。

まず、説明を簡単にするために、スペア線が含まれていない場合の選択動作について説明する。

［階層電源構成１］
図２２は、この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。この図２２においては、メモリアレイが、８個のメモリブロックＭＡＢ１〜ＭＡＢ８に分割される。メモリブロックＭＡＢ１〜ＭＡＢ８の各々は、図２１（Ａ）に示すメモリアレイブロック２（２ａ〜２ｎ）および対応のロウ系周辺回路（３ａ〜３ｎ）を含む。メモリブロックＭＡＢ１〜ＭＡＢ４が、１つのグローバルブロックＧＡＢ０を構成し、メモリブロックＭＡＢ５〜ＭＡＢ８が１つのグローバルブロックＧＡＢ１を構成する。

メモリブロックＭＡＢ１〜ＭＡＢ８それぞれに対応して電源スイッチ回路ＳＷ１〜ＳＷ８が配置される。これらの電源スイッチ回路ＳＷ１〜ＳＷ８の各々は、それぞれ、メモリブロックＭＡＢ１〜ＭＡＢ８それぞれに対応して配置される副電圧供給線と対応のメモリブロックとを結合する。

アドレス割当において、ブロック指定のために、３ビットのアドレス信号ＲＡ１、ＲＡ２およびＲＡ３が用いられる。アドレスビットＲＡ１により、グローバルブロックＧＡＢ０およびＧＡＢ１の一方が指定される。アドレスビットＲＡ２およびＲＡ３の組合せにより、グローバルブロックＧＡＢ０およびＧＡＢ１それぞれにおいて１つのメモリブロックが指定される。したがって、これらの３ビットのアドレス信号ＲＡ１〜ＲＡ３により、１つのメモリブロックを選択して、メモリセル行を選択することができる。

図２３（Ａ）は、ノーマルモード時における選択メモリブロックと選択電源スイッチ回路を示す図である。図２３（Ａ）において、ノーマルモード時においては、メモリブロックＭＡＢ１〜ＭＡＢ８のうち１つのメモリブロックが選択され、アドレス指定されたワード線が選択状態へ駆動される。図２３（Ａ）においては、一例として、メモリブロックＭＡＢ２においてワード線ＷＬが選択状態へ駆動される。このメモリブロックＭＡＢ２が選択されたときには、このメモリブロックＭＡＢ２を含むグローバルブロックＧＡＢ０に対して設けられる電源スイッチ回路ＳＷ１〜ＳＷ４をすべて選択状態へ駆動する。

図２３（Ｂ）に示すように、電源スイッチ回路ＳＷ１〜ＳＷ４の組と電源スイッチ回路ＳＷ５〜ＳＷ８の組の選択は、アドレス信号ビットＲＡ１により行なわれる。したがって１ビットのアドレス信号のデコードにより、電源スイッチ回路に対する制御信号φＢ１〜φＢ４を選択状態へ駆動することができ、速いタイミングで、アクセスサイクル時、所望の電圧を供給することができる。

一方、メモリブロックＭＡＢ２を選択するためには、３ビットのアドレス信号ＲＡ１−ＲＡ３をデコードする必要がある。これらの３ビットのアドレス信号ＲＡ１−ＲＡ３のタイミングスキューを考慮して、メモリブロック指定信号φＢ２が活性化のための行デコード動作が行なわれる。１ビットのアドレス信号をデコードする場合に比べて、３ビットのアドレス信号をデコードする場合、そのデコード回路出力信号線の負荷が大きくなり、またスキューのため、デコード時間が長くなる。

したがって、ノーマルモード時においては、選択メモリブロックＭＡＢ２を含むグローバルブロックに対する電源スイッチ回路を選択状態へ駆動することにより、ノーマルモード時においてアクティブサイクル開始後、速いタイミングで選択メモリブロックに対し安定に所望の電圧を供給することができ、アクセス時間が増大するのを防止することができる。

図２４は、リフレッシュモード時の電源スイッチ回路の選択態様を示す図である。図２４において、リフレッシュモード時においても、１つのメモリブロックにおいてワード線ＷＬが選択される。図２４においても、メモリブロックＭＡＢ２が選択されて、その内部で、リフレッシュすべきワード線ＷＬが選択される状態を示す。このリフレッシュモード時においては、選択されたメモリブロックＭＡＢ２に対して設けられた電源スイッチ回路ＳＷ２のみを選択状態へ駆動する。残りの電源スイッチ回路ＳＷ１、ＳＷ３〜ＳＷ８は、非選択状態に保持する。リフレッシュモード時には、単に記憶データの再書込が行なわれるだけであり、データアクセスは行なわれない。したがって、高速アクセスが要求されないため、この電源スイッチ回路を選択するために、３ビットのリフレッシュアドレス信号ＱＡ１〜ＱＡ３を用いても、特に問題は生じない。１つの電源スイッチ回路を選択状態へ駆動し残りの電源スイッチ回路を非選択状態に保持することにより、電源スイッチ回路を流れる電流が低減され、リフレッシュモード時における消費電流の増加を抑制することができ、低消費電流のリフレッシュモードを実現することができる。

図２５は、この発明の実施の形態６に従う半導体記憶装置の制御部の構成を概略的に示す図である。図２５において、この半導体記憶装置は、外部から与えられる制御信号ＣＭＤを受けて、動作モード指示信号を発生する動作モード検出回路２０と、動作モード検出回路２０に含まれるリフレッシュモード検出回路２２からのセルフリフレッシュモード指示信号ＳＲの活性化に応答して活性化され、タイマ２４を起動して、所定の時間間隔で、リフレッシュサイクル活性化信号ＱＡＣＴを生成するリフレッシュ制御回路２３と、リフレッシュ制御回路２３からのカウントアップ指示信号φＣＵＰに従ってカウント動作を行なって、リフレッシュ行を指定するリフレッシュアドレスを生成するリフレッシュアドレスカウンタ２５と、リフレッシュ制御回路２３の制御の下に、リフレッシュアドレスカウンタ２５からのリフレッシュアドレスＱＡと外部から与えられるロウアドレス信号ＲＡの一方を選択するマルチプレクサ２６と、リフレッシュ制御回路２３からのリフレッシュサイクル活性化信号ＱＡＣＴまたは動作モード検出回路２０に含まれるアレイ活性化検出回路からのアレイ活性化信号ＲＡＣＴに従って行選択に必要な制御信号を生成するロウ系制御回路２７を含む。

この動作モード検出回路２０は、外部から与えられる制御信号ＣＭＤに従って各指定された動作モードに対応する指示信号を生成する。この外部からの制御信号ＣＭＤは、通常の同期型半導体記憶装置におけるようなコマンド（複数の制御信号の状態の組合せ）であってもよく、また標準ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）におけるような、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳであってもよい。この動作モード検出回路２０へ与えられる外部からの制御信号は、その半導体記憶装置の構成に応じて適当に定められる。

リフレッシュ制御回路２３は、セルフリフレッシュモード指示信号ＳＲの活性化時、タイマ２４のカウントアップ信号に従って所定の時間間隔で、リフレッシュサイクル活性化信号ＱＡＣＴを所定期間Ｈレベルの活性状態へ駆動する。ロウ系制御回路２７は、活性化信号ＱＡＣＴおよびＲＡＣＴの一方の活性化時、行選択に必要な制御信号を生成する。図２５においては、このロウ系制御回路２７は、ワード線を選択状態へ駆動するタイミングを与えるワード線駆動信号φＷＬを生成するように示す。これらの活性化信号ＱＡＣＴおよびＲＡＣＴの活性化期間の間、アドレス信号により指定されたメモリブロックにおいては、行（ワード線）が選択状態に保持される。これらの活性化信号ＱＡＣＴおよびＲＡＣＴの活性期間が、１つのメモリサイクル（選択されたメモリブロックに対する）を規定する。

タイマ２４は、リフレッシュ制御回路２３からのセルフリフレッシュ指示に応答して所定の時間間隔で、リフレッシュ要求信号を生成してリフレッシュ制御回路２３へ与える。リフレッシュアドレスカウンタ２５は、このメモリサイクルの完了時に与えられるカウントアップ指示信号φＣＵＰに従ってそのカウント値を１増分または減分する。マルチプレクサ２６は、リフレッシュ制御回路２３からの切換制御信号φＭＵＸに従って、セルフリフレッシュモード時にはリフレッシュアドレスカウンタ２５からのリフレッシュアドレスＱＡを選択し、ノーマルモード時には、外部からのロウアドレス信号ＲＡを選択する。マルチプレクサ２６からのアドレス信号ＡＤは、各メモリブロックのロウ系周辺回路へ与えられる。このアドレス信号のうち、アドレス信号ビットＱＡ１−ＱＡ３またはＲＡ１が電源ブロックデコーダ６（図２１（Ａ）参照）へ与えられる。このマルチプレクサ２６からは、アドレス信号ビットが同じバス線を介して伝達されるため、したがって電源ブロックデコーダへは、同じアドレス信号線を介して３ビットのアドレス信号が与えられ、この電源ブロックデコーダ６の内部でのアドレスビットの供給経路が異なる。

図２６は、図２１（Ａ）に示す電源ブロックデコーダ６の構成を示す図である。図２６においては、１つの電源ブロック選択信号φＢｉ（ｉ＝１−８）を生成する部分の構成を示す。図２６において、電源ブロックデコーダ６は、セルフリフレッシュ指示信号ＳＲを反転するインバータ回路６ａと、リフレッシュモード時のアドレス信号ビットＱＡ１−ＱＡ３および／ＱＡ１−／ＱＡ３のうちの所定の３ビットのアドレス信号を受けるＡＮＤ回路６ｂと、インバータ回路６ａの出力信号／ＳＲとアドレスビットＲＡ１または／ＲＡ１を受けるＮＡＮＤ回路６ｃと、セルフリフレッシュモード指示信号ＳＲとＡＮＤ回路６ｂの出力信号とを受けるＮＡＮＤ回路６ｄと、ＮＡＮＤ回路６ｃおよび６ｄの出力信号を受けて電源ブロック選択信号φＢｉを生成するＮＡＮＤ回路６ｅを含む。ＡＮＤ回路６ｂには、この電源ブロック選択信号φＢｉに対応して設けられるメモリブロックのアドレスに応じたアドレス信号ビットが与えられる。同様、ＮＡＮＤ回路６ｃにおいても、この電源ブロック選択信号φＢｉに対応するメモリブロックが含まれるグローバルブロックを指定するアドレスビットＲＡ１または／ＲＡ１が与えられる。

セルフリフレッシュモード時においては、セルフリフレッシュモード指示信号ＳＲがＨレベルであり、インバータ回路６ａからの信号／ＳＲがＬレベルとなり、ＮＡＮＤ回路６ｃは、アドレスビットＲＡ１および／ＲＡ１の状態にかかわらず、Ｈレベルの信号を出力する。一方、ＮＡＮＤ回路６ａは、インバータとして動作し、ＡＮＤ回路６ｂの出力信号を反転する。したがって、セルフリフレッシュモード時においては、アドレスビットＱＡ１−ＱＡ３および／ＱＡ１−／ＱＡ３に従って、電源ブロック選択信号φＢｉが生成される。

一方、ノーマルモード時においては、セルフリフレッシュモード指示信号ＳＲがＬレベルであり、インバータ回路６ａの出力信号／ＳＲがＨレベルとなる。この状態においては、ＮＡＮＤ回路６ｄの出力信号はＨレベルとなり、ＮＡＮＤ回路６ｃが、インバータとして動作し、電源ブロック選択信号φＢｉが、アドレスビットＲＡ１または／ＲＡ１に従って生成される。これにより、ノーマルモード時には、選択メモリブロック（選択行を含むメモリブロック）を含むグローバルブロックに対する電源ブロック選択信号φＢｉが活性化される。一方、セルフリフレッシュモード時においては、リフレッシュされるメモリブロックに対して設けられた電源スイッチ回路に対する電源ブロック選択信号φＢｉが選択状態へ駆動される。

図２７は、電源スイッチ回路ＳＷ２に対する電源ブロック選択信号φＢ２を発生する部分の構成を示す図である。電源ブロック選択信号φＢ２については、ＡＮＤ回路６ｂが、アドレスビット／ＱＡ１，／ＱＡ２およびＱＡ３を受け、ＮＡＮＤ回路６ｃが、アドレスビット／ＲＡ１を受ける。電源スイッチ回路ＳＷ２が設けられるメモリブロックのアドレス（ＱＡ１，ＱＡ２，ＱＡ３）は、（０，０，１）である。したがって、メモリブロックＭＡＢ２が指定されたときには、ＡＮＤ回路６ｂの出力信号がＨレベルとなる。一方、ノーマルモード時においては、アドレスビット／ＲＡ１がＨレベル（“１”）となり、メモリブロックＭＡＢ２を含むグローバルブロックＧＢ０に対応して設けられる電源スイッチ回路ＳＷ１〜ＳＷ４に対する電源ブロック選択信号φＢ１−φＢ４がＨレベルの選択状態へ駆動される。デコードビット数を動作モードに応じて変更することにより、ノーマルモード時およびセルフリフレッシュモード時において、選択状態へ駆動される電源スイッチ回路の数を変更することができる。

なお、メモリブロックの数が８個の場合には、２つのグローバルブロックに分割されるため、ノーマルモード時には１ビットのアドレス信号、セルフリフレッシュモードにおいては、３ビットのアドレス信号をデコードする。しかしながら、このメモリブロックおよびグローバルブロックの数に応じて、ノーマルモード時およびセルフリフレッシュモード時に用いられるアドレス信号ビットの数は適当に定められる。ノーマルモード時に有効とされるアドレス信号ビットの数が、セルフリフレッシュモード時にデコードされるアドレス信号ビットの数よりも少なければよい。

［変更例］
図２８は、この発明の実施の形態６に従う階層電源構成１の変更例の構成を概略的に示す図である。

図２８に示す構成においては、リフレッシュアドレスカウンタからのリフレッシュアドレスＱＡおよび外部からのロウアドレス信号ＲＡはマルチプレクサ２６へ与えられる。ロウ系周辺回路は、このマルチプレクサ２６から内部ロウアドレス信号が与えられる。一方、リフレッシュアドレスカウンタ２５からのアドレスビットＱＡ１−ＱＡ３およびマルチプレクサ２６からの内部ロウアドレスビットＲＡ１が電源ブロックデコード回路へ与えられる。この構成においては、したがって、リフレッシュアドレスカウンタ２５から直接、電源ブロックデコード回路へアドレスビットＱＡ１−ＱＡ３が与えられる。マルチプレクサ２６を通過しないため、セルフリフレッシュモード時において、このマルチプレクサ２６におけるゲート遅延（信号伝播遅延）の影響を排除し、速いタイミングで、デコード動作を行なうことができる。

以上のように、この階層電源構成１に従えば、ノーマルモード時とリフレッシュモード時とで、電源ブロック選択のために用いられるアドレスビットの数を異ならせているため、ノーマルモード時におけるアクセス時間を増大させることがなく、またリフレッシュモード時においては、消費電流を低減することができる。

［変更例２］
図２９は、階層電源構成１の変更例２の構成を概略的に示す図である。図２９においては、図２５に示すロウ系制御回路２７の部分の構成が示される。図２９において、ロウ系制御回路２７は、活性化信号ＱＡＣＴおよびＲＡＣＴを受けるＯＲ回路３０と、ＯＲ回路３０の出力信号の立上がりに応答してワード線活性化信号φＲＸを活性状態へ駆動するワード線活性化信号発生回路３１と、ワード線活性化信号発生回路３１からのワード線活性化信号φＲＸを所定時間遅延する遅延回路３２と、セルフリフレッシュモード指示信号ＳＲおよび／ＳＲに従って、遅延回路３２の出力信号とワード線活性化信号発生回路３１からの信号φＲＸの一方を選択して、ワード線駆動信号φＷＬを生成する選択回路３３を含む。選択回路３３は、セルフリフレッシュモード指示信号ＳＲの活性化時導通し、遅延回路３２の出力信号を通過させるＣＭＯＳトランスミッションゲート３３ａと、セルフリフレッシュモード指示信号ＳＲの非活性化時導通し、ワード線活性化信号発生回路３１からのワード線活性化信号φＲＸを通過させるＣＭＯＳトランスミッションゲート３３ｂを含む。

次に、図２９に示すロウ系制御回路２７の動作を、図３０に示す信号波形図を参照して説明する。

ノーマルモード時においては、アレイ活性化信号ＲＡＣＴが、メモリサイクル開始指示信号（またはアクティブコマンド）に従って活性状態へ駆動される。アレイ活性化信号ＲＡＣＴが活性化されると、ＯＲ回路３０の出力信号が活性化され、ワード線活性化信号発生回路３１が、所定のタイミングで、ワード線活性化信号φＲＸを生成する。ノーマルモード時においては、ＣＭＯＳトランスミッションゲート３３ｂが導通状態にあり、ＣＭＯＳトランスミッションゲート３３ａが非導通状態にある。したがって、ワード線駆動信号φＷＬが、このワード線活性化信号φＲＸに従って生成される。１つのアクティブサイクルが完了すると、アレイ活性化信号ＲＡＣＴがＬレベルの非選択状態へ立下がり、応じて、ワード線活性化信号φＲＸも非活性化され、選択ワード線が非選択状態へ駆動される。

セルフリフレッシュモード時には、リフレッシュ活性化信号ＱＡＣＴが活性化される。ワード線活性化信号発生回路３１は、このリフレッシュ活性化信号ＱＡＣＴの活性化に応答してワード線活性化信号φＲＸを活性状態へ駆動する。セルフリフレッシュモード時においては、ＣＭＯＳトランスミッションゲート３３ａが導通状態、ＣＭＯＳトランスミッションゲート３３ｂが非導通状態にある。したがって、ワード線駆動信号φＷＬは、遅延回路３２からの遅延ワード線活性化信号に従って活性状態へ駆動される。

このワード線駆動信号φＷＬの活性化タイミングをセルフリフレッシュモード時に遅らせることにより、電源スイッチ回路の選択が行なわれ、リフレッシュされるメモリブロックに対する所定の供給電圧が安定化された後に、ワード線の選択が行なわれるため、正確にデコード動作を行なって、アドレス指定されたワード線（リフレッシュ行）を選択状態へ駆動することができる。

なお、図３０に示す信号波形図の波線波形に示すように、遅延回路３２が立上がり遅延回路であり、ワード線駆動信号φＷＬの非活性化が、リフレッシュ活性化信号ＱＡＣＴの非活性化に応答して行なわれてもよい。このリフレッシュ活性化信号ＱＡＣＴより遅れて、ワード線が選択／非選択状態へ駆動されても、センスアンプの活性化および非活性化は、このワード線駆動信号φＷＬに従って行なわれるため、特に問題は生じない。いわゆるＲＡＳプリチャージ時間の問題は、セルフリフレッシュモード時においては特に生じない。セルフリフレッシュモード時において、リフレッシュ間隔は、たとえば１６μｓと十分長い期間であるため、このような遅延回路３２を用いても、十分ＲＡＳプリチャージ期間は確保することができる。

図３１は、図２９に示すワード線駆動信号φＷＬに従って動作するロウ系周辺回路の部分の構成を示す図である。図３１においては、１つのワード線ＷＬに対する繰返し回路の構成を示す。図３１において、繰返し回路は、アドレスビット（プリデコード信号）Ｘｉ、ＸｊおよびＸｋを受けるＮＡＮＤ型デコード回路４１と、アドレスビット（プリデコード信号）Ｘｌに従ってＮＡＮＤ型デコード回路４１の出力信号を選択的にノード４１上へ伝達するｎチャネルＭＯＳトランジスタで構成されるデコードトランジスタ４２と、リセット信号ＲＳＴに応答してノード４９を高電圧ＶｐｐレベルにプリチャージするｐチャネルＭＯＳトランジスタ４３と、ノード４９上の信号がＬレベルのとき、ワード線デコード信号発生回路４０からの信号ＳＤＸをワード線ＷＬ上に伝達するｐチャネルＭＯＳトランジスタ４４と、ノード４９上の信号がＨレベルのとき導通しワード線ＷＬを接地電圧レベルに放電するｎチャネルＭＯＳトランジスタ４５と、ワード線ＷＬの信号がＬレベルのとき導通し、ノード４９を高電圧Ｖｐｐレベルに保持するｐチャネルＭＯＳトランジスタ４６と、ワード線デコード信号発生回路４０からの信号／ＳＴＸがＨレベルのとき導通し、ワード線ＷＬを接地電圧レベルに放電するｎチャネルＭＯＳトランジスタ４７を含む。

ここでデコード回路は、ＮＡＮＤ型デコード回路４１とデコードトランジスタ４２とで構成される。ワード線ドライブ回路は、ＭＯＳトランジスタ４４〜４７により構成される。

ワード線デコード信号発生回路４０は、ワード線駆動信号φＷＬの活性化時活性化され、アドレスビット（プリデコード信号）Ｘｍに従って信号ＳＤＸおよび／ＳＤＸを生成する。信号ＳＤＸは、高電圧Ｖｐｐと接地電圧Ｖｓｓの間で変化する。信号／ＳＤＸは、電源電圧Ｖｃｃと接地電圧の間で変化する。

スタンバイ時においては、アドレスビットＸｉ、ＸｊおよびＸｋは、すべてＬレベルである。したがって、ＮＡＮＤ型デコード回路４１において、接地電位へサブスレッショルドリーク電流が流れるため、このＮＡＮＤ型デコード回路４１の接地ノードが、ＭＯＳトランジスタ４８を介して主接地線に接続される。このＭＯＳトランジスタ４８は、そのゲートに、電源ブロック選択信号φＢｉを受ける。次に簡単に動作について説明する。

スタンバイ状態時においては、アドレスビットＸｉ、ＸｊおよびＸｋはすべてＬレベルであり、ＮＡＮＤ型デコード回路４１の出力信号は電源電圧ＶｃｃレベルのＨレベルである。ＭＯＳトランジスタ４８は、電源ブロック選択信号φＢｉがＬレベルであるため、オフ状態にある。ワード線デコード信号発生回路４０は、スタンバイ状態時においては、信号ＳＤＸを接地電圧レベルのＬレベル、信号／ＳＤＸを、Ｈレベルに保持する。ノード４９は、リセット信号ＲＳＴにより、ＭＯＳトランジスタ４３を介して高電圧Ｖｐｐレベルに保持される。この状態においては、ＭＯＳトランジスタ４５および４７により、ワード線ＷＬは、接地電圧レベルに保持される。

アクティブサイクルが始まると、選択時、電源ブロック選択信号φＢｉがＨレベルとなり、ＮＡＮＤ型デコード回路４１が、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを両動作電源電圧として受けてデコード動作を行なう。アドレスビットＸｉ、Ｘｊ、ＸｋおよびＸｌがすべてＨレベルのときには、ノード４９が、ＮＡＮＤ型デコード回路４１により、接地電圧レベルに放電される（リセット用ＭＯＳトランジスタ４９がオフ状態にある）。ＭＯＳトランジスタ４６は、その電流駆動力が小さくされているため、ノード４９は、ＮＡＮＤ型デコード回路４１およびデコードトランジスタ４２により、接地電圧レベルに確実に放電される。このノード４９上の電圧レベルがＬレベルとなると、ＭＯＳトランジスタ４５がオフ状態となる。ＭＯＳトランジスタ４４は、信号ＳＤＸがＬレベルであるため、そのゲートおよびソース電位が等しく、オフ状態へ推移する。

ワード線デコード信号発生回路４０が。ワード線駆動信号φＷＬの活性化に応答して動作し、アドレスビットＸｍに従って信号ＳＤＸおよび／ＳＤＸをＨレベル／Ｌレベルに駆動する。アドレスビットＸｍがＨレベルのときには、信号ＳＤＸが高電圧Ｖｐｐレベルに駆動され、信号／ＳＤＸが接地電圧レベルに放電される。したがって、このときには、ワード線ＷＬは、ＭＯＳトランジスタ４４を介して高電圧Ｖｐｐレベルに駆動される。一方、アドレスビットＸｍがＬレベルのときには、信号ＳＤＸがＬレベル、信号／ＳＤＸがＨレベルとなる。したがって、ｐチャネルＭＯＳトランジスタ４４はオフ状態を維持する。ＭＯＳトランジスタ４４および４５はともにオフ状態となるときには、ＭＯＳトランジスタ４７が信号／ＳＤＸによりオン状態となり、ワード線ＷＬが確実に接地電圧レベルに保持される。

図３１に示す繰返し回路の場合、ロウデコード回路は、２本のワード線ＷＬに対して１つ設けられる。２本のワード線のうち１つのワード線が信号ＳＤＸおよび／ＳＤＸにより選択される。ワード線デコード信号発生回路４０へ与えられるアドレス信号ビットＸｍが２ビットの場合には、ロウデコード回路は、４本のワード線に対して１つ設けられる。

このように図３１に示すような繰返し回路の構成の場合、ノーマルモード時においては、ワード線駆動信号φＷＬは、早いタイミングで活性状態へ駆動され、応じてワード線ＷＬは、早いタイミングで活性状態へ駆動される。一方、セルフリフレッシュモード時においては、このワード線駆動信号φＷＬの活性化は、電源ブロック選択信号φＢｉの活性化に比べて遅い。この電源ブロック選択信号φＢｉは、セルフリフレッシュモード時において、比較的遅いタイミング（電源ブロックアドレス信号をフルデコードするため）で活性状態へ駆動される。ＮＡＮＤ型デコード回路４１の接地ノードの電圧レベルが接地電圧に確実に到達した後に、ワード線デコード信号発生回路４０からの信号ＳＤＸおよび／ＳＤＸが特定状態へ駆動される。これにより、セルフリフレッシュモード時において、確実にデコード動作を行なって、選択ワード線ＷＬ上へ、高電圧Ｖｐｐまたは接地電圧Ｖｓｓを伝達することができる。

なお図３１に示す構成においては、いわゆる階層電源構成として、副接地線がＮＡＮＤ型デコード回路４１に接続されている。ワード線デコード信号発生回路４０がメモリブロックそれぞれに対応して設けられている場合には、高電圧Ｖｐｐを供給する信号線に対して、各メモリブロックごとに電源スイッチ回路が設けられ、高電圧Ｖｐｐの供給が、上で説明した態様で行なわれてもよい。ワード線デコード信号発生回路４０において、サブスレッショルドリーク電流により高電圧Ｖｐｐからのリーク電流が流れ、電流が消費されるのを防止するためである。この構成の場合、ＭＯＳトランジスタ４３および４６の電源ノード（ソース）は、ワード線デコード信号発生回路４０と共通の副高電圧供給線に結合されればよい。

以上のようにこの変更例２の構成に従えば、上で示した効果に加えて、さらに、動作電圧供給ノードの電圧が安定化した後にワード線を駆動することができ、正確にデコード動作を行なって、アドレス指定されたワード線を選択状態へ駆動することができる。

なお、高電圧Ｖｐｐを階層電源構成とする場合においても、高電圧Ｖｐｐが安定化した後、ワード線を駆動することができる。

［階層電源構成２］
図３２（Ａ）および（Ｂ）は、この発明の実施の形態６の階層電源構成２の電源スイッチ回路の選択態様を示す図である。図３２（Ａ）に示すように、ノーマルモード時においては、１つのメモリブロックにおいてワード線ＷＬが選択状態へ駆動される。この場合、選択メモリブロックを含むグローバルブロックに対して設けられた電源スイッチ回路が選択状態へ駆動される。図３２（Ａ）においては、メモリブロックＭＡＢ２においてワード線ＷＬが選択されており、このメモリブロックＭＡＢ２を含むグローバルアレイブロックＧＡＢ０に対する電源スイッチ回路ＳＷ１〜ＳＷ４が選択状態へ駆動される。これは、先の階層電源構成１のノーマルモード時の動作と同じである。

次に、図３２（Ｂ）に示すように、リフレッシュモード時においては、グローバルアレイブロックＧＡＢ０およびＧＡＢ１それぞれにおいて１つのメモリブロックが選択されてリフレッシュが行なわれる。図３２（Ｂ）においては、メモリブロックＭＡＢおよびＭＡＢ６においてリフレッシュが行なわれる。この場合、メモリブロックＭＡＢ２およびＭＡＢ６に対して設けられた電源スイッチ回路ＳＷ２およびＳＷ６を選択状態へ駆動する。アドレスビットの割当は、先の図２２に示すアドレスビット割当と同じであるとする。この場合、セルフリフレッシュモード時において、グローバルブロックを指定するアドレスビットＱＡ１を縮退状態とする（無視する）。したがって、アドレスビットＱＡ２およびＱＡ３に従って、電源ブロック選択信号が生成される。

図３３は、電源ブロックデコード回路の構成を概略的に示す図である。この図３３に示す電源ブロックデコード回路は、リフレッシュアドレスビットをデコードするＡＮＤ回路６ｆが、リフレッシュアドレスビットＱＡ２、ＱＡ３、／ＱＡ２および／ＱＡ３の所定の組を受けることを除いて、図２６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図３３に示す電源ブロックデコード回路６においては、リフレッシュアドレスビットＱＡ１および／ＱＡ１は用いられていない。したがって、リフレッシュモード時においては、グローバルブロックＧＡＢ０およびＧＡＢ１それぞれにおいて１つのメモリブロックが選択される。

図３４は、メモリブロックＭＡＢ２に対して設けられる電源スイッチ回路ＳＷ２に対する制御信号（電源ブロック選択信号）φＢ２を発生する部分の構成を示す図である。図３４において、この電源ブロックデコード回路においては、リフレッシュアドレスビット／ＱＡ２およびＱ３が、ＡＮＤ回路６ｆへ与えられる。メモリブロックＭＡＢ２は、リフレッシュアドレスビット（ＱＡ２，ＱＡ３）が（０，１）のときに選択される。したがってメモリブロックＭＡＢ２が指定されたときには、ＡＮＤ回路６ｆの出力信号がＨレベルとなり、電源ブロック選択信号φＢ２はＨレベルの活性状態へ駆動される。この電源ブロックデコード回路においては、アドレスビットＱＡ１は用いられていないため、グローバルブロックＧＡＢ１においても、メモリブロックＭＡＢ６が選択され、対応の電源スイッチ回路ＳＷ６が選択状態へ駆動される。

なお、この階層電源構成２においても、図３５に示すように、ロウ系周辺回路３に含まれるロウ系選択回路５０に対し、ワード線駆動信号φＷＬが与えられる。このロウ系選択回路５０へは、電源スイッチ回路ＳＷを介して所定の電圧Ｖｒが与えられる。ロウ系選択回路５０は、選択時、アドレス信号Ａｄに従って、ワード線ＷＬ０〜ＷＬｍのいずれかを選択状態へ駆動する。電源スイッチ回路ＳＷは、電源ブロック選択信号φＢｉに応答して選択状態へ駆動される。このロウ系選択回路５０は、図３１に示すワード線デコード信号発生回路４０を含む。このワード線駆動信号φＷＬは、図２９に示す制御回路から生成される。したがって、このロウ系選択回路５０へ与えられるワード線駆動信号φＷＬは、また、セルフリフレッシュモード時においては、その活性化タイミングはノーマルメモリ時の活性化タイミングよりも遅くされる。これにより、電源スイッチ回路ＳＷが選択状態へ駆動され、ロウ系選択回路５０へ安定な電圧Ｖｒが供給された後に、ロウ系選択回路５０がワード線選択動作を実行する。これにより、安定に選択ワード線を選択状態へ駆動することができる。

階層電源構成２に従えば、リフレッシュモード時においてはノーマルモード時よりも多くのワード線が選択状態へ駆動される場合においても、ノーマルモード時には、グローバルブロックの電源スイッチ回路を選択状態へ駆動し、一方セルフリフレッシュモード時には、選択メモリブロックに対する電源スイッチ回路のみを選択状態へ駆動することにより、アクセス時間を増加させることなくリフレッシュモード時の消費電力を低減することができる。また、ワード線駆動タイミングは、セルフリフレッシュモード時に遅延させることにより、正確にワード線選択動作を行なうことができる。

なお、この階層電源構成２においても、メモリブロックの数は８個であるが、このメモリブロックの数は、任意であり、またグローバルブロックの数も任意である。また、セルフリフレッシュモード時において、２本のワード線が選択されているが、この同時にリフレッシュされる行の数も任意であり、同時にリフレッシュされる行の数に応じて、用いられるリフレッシュアドレスビットの数が適当に調整されればよい。

［階層電源構成３］
図３６は、この発明の実施の形態６に従う階層電源構成３の構成を概略的に示す図である。図３６においては、この階層電源回路を制御する部分の構成を示す。

図３６において、電源ブロック選択信号発生部は、リフレッシュアドレスカウンタ２５の出力するリフレッシュアドレスを、１サイクル先行してデコードし、該デコード結果をラッチし、ラッチした結果を現リフレッシュサイクルで出力する電源ブロックデコーダ６を含む。リフレッシュアドレスカウンタ２５は、リフレッシュサイクル中に活性化されるカウントアップ指示信号ＣＵＰに従ってカウント動作を行ない、そのカウント値を保持する。このリフレッシュアドレスカウンタ２５の出力カウント値は、また、レジスタ６５へ与えられる。このレジスタ６５は、リフレッシュサイクル完了時に活性化される指示信号φＣＵＰに応答して、リフレッシュアドレスカウンタ２５の出力カウント値を取込み、出力する。レジスタ６５の出力するアドレス信号が、リフレッシュアドレス信号ＱＡとしてマルチプレクサ（ＭＵＸ）２６へ与えられる。

電源ブロックデコーダ６は、リフレッシュアドレスカウンタ２５の出力カウントをデコードする電源ブロックデコード回路６０と、カウントアップ指示信号ＣＵＰの活性化に応答して電源ブロックデコード回路６０の出力信号をラッチするラッチ６１と、リフレッシュサイクル活性化信号ＱＡＣＴに応答して、このラッチ６１のラッチデータを取込みかつ出力するラッチ６２と、セルフリフレッシュモード指示信号ＳＲに従ってラッチ６２の出力信号およびマルチプレクサ２６からのアドレスビットＲＡ１の一方を選択して、電源ブロック選択信号φＢ１−φＢ８を出力するセレクタ６３を含む。ここで、メモリアレイは、８個のメモリブロックＭＡＢ１〜ＭＡＢ８に分割されており、このロウアドレスビットＲＡ１に従って、グローバルブロック、すなわち４つのメモリアレイブロックが選択される構成を示す。次に、この図３６に示す制御信号発生部の動作を、図３７に示す信号波形図を参照して説明する。

セルフリフレッシュモードにおいて、リフレッシュサイクル活性化信号ＱＡＣＴの非活性化時、ラッチ６１には、前のサイクル（Ｎ−１）において電源ブロックデコード回路６０により生成された電源ブロック選択信号φＢｉ（Ｎ−１）がラッチされている。また、ラッチ６２も、電源ブロック信号φＢｉ（Ｎ−１）をラッチしている。セレクタ６３は、セルフリフレッシュモード指示信号ＳＲに従って、ラッチ６２の出力信号を選択する。

リフレッシュサイクル活性化信号ＱＡＣＴが活性化されると、ラッチ６２がそのラッチデータを出力し、セレクタ６３を介して、電源ブロックセレクタ信号φＢｉがそれぞれ、先のメモリサイクル（Ｎ−１）のデコード結果に従って選択／非選択状態へ駆動される。このサイクル（Ｎ）において、レジスタ６５は、前のサイクルにおいて取込んだリフレッシュアドレスを生成する。したがって、このサイクル（Ｎ）においては、前のサイクルにおいてデコードされた電源ブロック選択信号φＢｉ（Ｎ−１）およびリフレッシュアドレスＱＡ（Ｎ−１）に従って、電源スイッチ回路の選択制御およびリフレッシュ動作が行なわれる。前のサイクルにおいて、この電源ブロック選択信号を生成するためのデコード動作は完了しており、リフレッシュサイクル活性化信号ＱＡＣＴが活性化されると、即座に、電源ブロック選択信号φＢｉ（Ｎ−１）が確定状態となる。したがって、リフレッシュサイクルにおいて、ワード線選択タイミングを遅らせる必要はなく、早いタイミングでリフレッシュを実行することができる。ノーマルモード時とリフレッシュモード時において、ワード線選択タイミングを異ならせる必要がなく、ワード線選択の制御が容易となる。

このリフレッシュサイクル活性化信号ＱＡＣＴの活性化に応答して、所定のタイミングでカウントアップ指示信号ＣＵＰが活性化される。このカウントアップ指示信号ＣＵＰの活性化に応答してリフレッシュアドレスカウンタ２５がカウント動作を行ない、このカウント値を１増分または減分する。電源ブロックデコード回路６０が、このリフレッシュアドレスカウント２５からのリフレッシュアドレスをデコードし、そのデコード結果に従って、電源ブロック選択信号を生成する。ラッチ６１が、またこのカウントアップ指示信号ＣＵＰに従って電源ブロックデコード回路６０の出力信号を取込み、カウントアップ指示信号ＣＵＰの非活性化に従ってラッチ状態となる。この間、前のサイクルのリフレッシュアドレスＱＡ（Ｎ−１）に従ってリフレッシュ動作が行なわれている。

リフレッシュサイクル活性化信号ＱＡＣＴが非活性化されると、ラッチ６２が、ラッチ６１のラッチ信号を取込み、またその出力信号を非活性状態へ駆動する。これにより、電源ブロック選択信号φＢ１−φＢ８がすべて非選択状態へ駆動される。また、このリフレッシュサイクル活性化信号ＱＡＣＴの活性化に応答してカウントアップ指示信号φＣＵＰが活性化され、レジスタ６５が、リフレッシュアドレスカウンタ２５の出力カウント値を取込み出力する。これにより、リフレッシュアドレスＱＡが、１つ変化する。

リフレッシュサイクル活性化信号ＱＡＣＴが次いで再び活性化されると、ラッチ６２が、そのラッチした電源ブロック選択信号を出力し、前のサイクル（Ｎ）で得られた電源ブロック選択信号φＢｉ（Ｎ）に従って電源ブロック選択信号φＢ１−φＢ８が選択／非選択状態へ駆動される。このサイクル（Ｎ＋１）においては、また、レジスタ６５は、前のサイクル完了時に取込んだリフレッシュアドレスを出力し、ロウ系周辺回路へ与える。前のサイクル（Ｎ）において生成されたリフレッシュアドレスＱＡ（Ｎ）および電源ブロック選択信号φＢｉ（Ｎ）に従って、リフレッシュ動作が実行される。

このリフレッシュサイクル活性化信号ＱＡＣＴの活性期間中に、再びカウントアップ指示信号ＣＵＰが活性化され、リフレッシュアドレスカウンタ２５がカウント動作を行ない、そのカウント値を更新する。電源ブロックデコード回路６０が、再び、デコード動作を行ない、電源ブロック選択信号φＢｉ（Ｎ＋１）を生成し、ラッチ６１が、この電源ブロックデコード回路６０からの電源ブロック選択信号φＢｉ（Ｎ＋１）をラッチする。

リフレッシュサイクル活性化信号ＱＡＣＴが非活性化されると、再びラッチ６２がラッチ６１の出力信号を取込み、その内容が、電源ブロック選択信号φＢｉ（Ｎ＋１）に更新される。このリフレッシュサイクル活性化信号ＱＡＣＴの非活性化に従って、またラッチ６２は、その出力信号φＢｉ（Ｎ）を非選択状態へ駆動する。また、リフレッシュサイクル活性化信号ＱＡＣＴの非活性化に応答してカウントアップ指示信号φＣＵＰが活性化され、レジスタ６５が、リフレッシュアドレスカウンタ２５の出力カウント値を取込み、リフレッシュアドレスを更新する。以降、リフレッシュサイクル活性化信号ＱＡＣＴが所定時間間隔で活性化されるごとに、上述の動作が繰返される。

リフレッシュ動作時においては、リフレッシュアドレスカウンタ２５のカウント動作に従ってリフレッシュアドレスが生成される。したがって、各リフレッシュサイクルにおいて、次のリフレッシュアドレスを知ることができ、前のサイクルにおいて、予め電源ブロック選択信号をリフレッシュアドレスをデコードして生成することができる。これにより、リフレッシュサイクル開始時において、電源ブロック選択のためのデコード動作を行なう必要がなく、早いタイミングでリフレッシュ行に対するワード線を選択状態へ駆動することができる。

図３８は、図３６に示す電源ブロックデコーダ６の構成の一例を示す図である。図３８において、電源ブロックデコード回路６０は、所定のリフレッシュアドレスビットＱＡｉ，／ＱＡｉを受けるＮＡＮＤ型デコード回路６０ａを含む。このＮＡＮＤ型デコード回路６０ａに与えられるリフレッシュアドレスビットＱＡｉおよび／ＱＡｉの組合せは、電源ブロック選択信号φＢｉが制御する電源スイッチ回路に対応するメモリブロックのアドレスにより決定される。

ラッチ６１は、カウントアップ指示信号ＣＵＰの活性化時（Ｈレベルのとき）導通し、ＮＡＮＤ型デコード回路６０ａの出力信号を通過させるトランスファゲート６１ａと、トランスファゲート６１ａを介して与えられた信号をラッチするためのラッチ回路を構成するインバータ６１ｂおよび６１ｃを含む。インバータ６１ｂおよび６１ｃは、反並列配置または入力と出力が交差結合され、いわゆるインバータラッチを構成する。

ラッチ６２は、補のリフレッシュサイクル活性化信号／ＱＡＣＴの活性化時導通し、ラッチ６１の出力信号を通過させるトランスファゲート６２ａと、トランスファゲート６２ａを介して与えられる信号をラッチするためのラッチ回路を構成するインバータ６２ｂおよび６２ｃと、リフレッシュサイクル活性化信号ＱＡＣＴの活性化時能動化され、インバータ６２ａの出力信号に従って電源ブロック選択信号φＢｉを生成するＡＮＤ回路６２ｄを含む。インバータ６２ｂおよび６２ｃは、いわゆるインバータラッチを構成する。

この図３８に示す構成において、電源ブロックデコード回路６０は、リフレッシュアドレスカウンタからのリフレッシュアドレスビットＱＡｉおよび／ＱＡｉをデコードし、そのデコード結果を示す信号を出力する。ラッチ６１においては、カウントアップ指示信号ＣＵＰの活性化時トランスファゲート６１ａが導通し、カウントアップ指示信号ＣＵＰの活性化により新たに生成された電源ブロック選択信号を通過させ、インバータ６１ｂおよび６１ｃが、この新たに生成された電源ブロック選択信号をラッチする。リフレッシュサイクル期間中、補のリフレッシュサイクル活性化信号／ＱＡＣＴが非活性状態にあり、このラッチ６１の出力信号の変化にかかわらず、ラッチ６２のラッチ内容は変化しない。

リフレッシュサイクル期間中は、ＡＮＤ回路６２ｄが、バッファとして動作し、インバータ６２ｂおよび６２ｃによりラッチされた電源ブロック選択信号を出力する。リフレッシュサイクルが完了し、リフレッシュサイクル活性化信号ＱＡＣＴがＬレベルの非活性状態となると、ＡＮＤ回路６２ｄが不能動化され、電源ブロック選択信号φＢｉがＬレベルの非活性状態となる。これにより、電源スイッチ回路がすべて、非選択状態となり、消費電流が低減される。一方、補のリフレッシュサイクル活性化信号／ＱＡＣＴがＨレベルの活性状態となり、トランスファゲート６２ａが導通し、ラッチ６１によりラッチされていた信号を取込みラッチし、新たな電源ブロック選択信号をラッチする。

現サイクルにおけるリフレッシュ動作に何ら悪影響を及ぼすことなく、次のサイクルにおけるリフレッシュアドレスのデコードにより電源ブロック選択信号を生成してラッチすることができる。

図３９は、図３６に示すレジスタ６５の１ビットのレジスタ回路の構成の一例を示す図である。図３９において、レジスタ６０は、カウントアップ指示信号φＣＵＰの活性化時導通し、リフレッシュアドレスカウンタからのカウントビットを通過させるトランスファゲート６５ａと、トランスファゲート６５ａを介して与えられた信号をラッチするラッチ回路を構成するインバータ６５ｂおよび６５ｃと、インバータ６５ｂの出力信号を反転するインバータ６５ｄと、リフレッシュサイクル活性化信号ＱＡＣＴの活性化時能動化され、インバータ６５ｄの出力信号に従ってリフレッシュアドレスビットＱＡｉを生成するＡＮＤ回路６５ｅを含む。

この図３９に示すレジスタ６５の構成において、カウントアップ指示信号φＣＵＰの活性化時インバータ６５ｂおよび６５ｃによりラッチされるリフレッシュアドレスビットが更新される。リフレッシュサイクル活性化信号ＱＡＣＴが活性化されると、このラッチしたリフレッシュアドレスビットに従って、現サイクルで利用されるリフレッシュアドレスビットＱＡｉが生成される。

マルチプレクサ２６が、ロウアドレスバッファ／ラッチの前段に設けられる場合、このＡＮＤ回路６５ｅを設ける必要はない。ロウアドレスバッファ／ラッチが、内部ロウアドレス信号ビットのスタンバイサイクル時非活性状態に保持する機能を備えているためである。

図４０は、カウントアップ指示信号ＣＵＰおよびφＣＵＰを発生する構成を概略的に示す図である。図４０において、カウントアップ指示信号発生部は、リフレッシュサイクル活性化信号ＱＡＣＴを所定期間遅延する遅延回路６７と、遅延回路６７の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路６８と、リフレッシュサイクル活性化信号ＱＡＣＴを反転するインバータ回路６９と、インバータ回路６９の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路７０を含む。ワンショットパルス発生回路６８から、カウントアップ指示信号ＣＵＰが出力され、ワンショットパルス発生回路７０からカウントアップ指示信号φＣＵＰが生成される。遅延回路６７の遅延時間を適当な値に設定することにより、適当なタイミングで、リフレッシュサイクル期間内において、カウントアップ動作をリフレッシュアドレスカウンタに行なわせることができる。カウントアップ指示信号ＣＵＰおよびφＣＵＰの活性化期間は、各回路のラッチ能力に応じて、適当な期間に定められればよい。

なお、このカウントアップ指示信号発生部は、図２５に示すリフレッシュ指示制御回路２３に含まれていればよい。

なお、階層電源構成３において、電源ブロック選択信号φＢｉは、選択状態のときＨレベルに設定されている。しかしながら、適用される電圧供給線の電圧レベルに応じて、これらの電源ブロック選択信号φＢｉの選択状態時における論理レベルは適当に定められる。たとえば、電源スイッチ回路が、主接地線と副接地線との間に設けられている場合、この電源ブロック選択信号φＢｉは、選択状態のときにＨレベルになるが、電源スイッチ回路が主電源線と副電源線との間に設けられている場合には、この電源ブロック選択信号φＢｉは、選択状態時、Ｌレベルとなる。

なお、図３６に示す構成において、ノーマルモード時においては、セルフリフレッシュモード指示信号ＳＲに従って、セレクタ６３が、マルチプレクサ２６からのロウアドレス信号ビットＲＡ１を選択する。したがってこのロウアドレス信号ビットＲＡ１に従ってグローバルブロックの選択が行なわれる。

以上のように、この発明の実施の形態６における階層電源構成３に従えば、セルフリフレッシュモード時、次サイクルにおいて用いられある源ブロック選択信号を、現サイクルにおいてリフレッシュアドレスカウンタのカウント値を増分して生成してデコードしてデコード結果をラッチすることにより生成している。したがって、次サイクル開始時、電源ブロック選択信号のデコード動作が完了しており、次サイクル時において、高速で、電源ブロック選択信号φＢｉの状態を設定することができ、リフレッシュサイクル時ワード線を早いタイミングで選択状態へ駆動することができる。したがって、リフレッシュモード時およびノーマルモード時においてワード線の活性化タイミングを異ならせる必要がなく、ワード線駆動部の構成が簡略化される。

［実施の形態７］
［階層電源構成１］
図４１は、この発明の実施の形態７に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図４１において、メモリマットは、８個のメモリブロックＭＡＢ１〜ＭＡＢ８に分割される。メモリブロックＭＡＢ２〜ＭＡＢ８は、ノーマルメモリセルを含むノーマルメモリブロックＮＭＡＢ２〜ＮＭＡＢ８をそれぞれ含む。メモリブロックＭＡＢ１は、ノーマルメモリブロックＮＭＡＢ１と、不良メモリセルを救済するためのスペアエレメントを含むスペアブロックＳＰＢを含む。このメモリブロックＭＡＢ１は、先の図１１に示すノーマルメモリサブアレイおよびスペアアレイで構成されるブロックＲＢＸ♯に対応する。

メモリブロックＭＡＢ１〜ＭＡＢ８それぞれに対応して電源スイッチ回路ＳＷ１〜ＳＷ８が設けられる。これらの電源スイッチ回路ＳＷ１〜ＳＷ８は、先の実施の形態６と同様、電源ブロック選択信号φＢ１〜φＢ８に従って選択状態へ駆動される。メモリブロックＭＡＢ１のスペアブロックＳＰＢは、ノーマルメモリブロックＮＭＡＢ１〜ＮＭＡＢ８に共有され、いずれのノーマルメモリブロックにおける不良セル（不良行）をも置換により救済することができる。また、各メモリブロックＭＡＢ１〜ＭＡＢ８のブロックアドレスビットＲＡ１〜ＲＡ３およびＱＡ１〜ＱＡ３の割当ては、先の実施の形態６と同様であるとする。

まず、図４２を参照して、ノーマルモード時の動作について説明する。このノーマルモードにおいては、与えられたアドレス信号（ロウアドレス信号）にかかわらず、スペアブロックＳＰＢを含むメモリブロックＭＡＢ１に対して設けられる電源スイッチ回路ＳＷ１は選択状態へ駆動される。また、スペア判定前に、アドレス指定されたワード線ＷＬを含むメモリブロックに対する電源スイッチ回路も選択状態へ駆動する。図４２においては、メモリブロックＭＡＢ２がアドレス指定されたワード線ＷＬを含む状態を示す。他のメモリブロックにおいては、電源スイッチ回路は非選択状態に保持される。不良メモリセルがアドレス指定されたか否かのスペア判定がアドレス比較に基づいて次いで行なわれ、この判定結果に従って、アドレス指定されたワード線またはスペアワード線が選択状態へ駆動される。

このスペア判定時前に、選択すべきメモリセルを含むメモリブロック（アドレスしていされたワード線またはスペアワード線を含むメモリブロック）に対する電源スイッチ回路は選択状態に駆動されている。したがって、実際に、選択すべきメモリセルを含むメモリブロックにおいてワード線が選択状態へ駆動されるときには、安定に所定の電圧が供給されており、正確に、選択すべきメモリセルを選択状態へ駆動することができる。この動作を、図４３に示す信号波形図を参照してより詳細に説明する。

まず、アクティブサイクルが始まると、アレイ活性化信号ＲＡＣＴがＨレベルの活性状態へ駆動される。このアレイ活性化信号ＲＡＣＴの活性化に従って、ロウアドレス信号ＲＡが確定し、アドレス指定されたメモリブロックが指定される。このアレイ活性化信号ＲＡＣＴの活性化に従って、与えられたロウアドレス信号ＲＡにかかわらず、スペアブロックを含むメモリブロックＭＡＢ１に対する電源ブロック選択信号φＢ１が活性状態へ駆動される。また、このアドレス信号ＲＡに従って、メモリブロックＭＡＢ２−ＭＡＢ８のいずれかが選択され、対応の電源ブロック選択信号φＢ２−φＢ８のいずれかが選択状態へ駆動される。このロウアドレス信号ＲＡに従って、不良行が指定されたか否かのスペア判定が行なわれる。スペア判定結果が、不良行がアドレス指定されたことを示している場合（スペアヒット）、スペアブロックＳＰＢに含まれるスペアワード線ＳＷＬが選択状態へ駆動される。一方、正常なノーマルメモリセルがアドレス指定されたと判定された場合（スペアミスのとき）には、ノーマルワード線ＮＷＬが選択状態へ駆動される。

ワード線ＮＷＬまたはＳＷＬが選択状態へ駆動されるとき、既に、対応のメモリブロックに対しては、対応の電源スイッチ回路が選択状態とされて所定の電圧を供給している。したがって、これらのワード線ＮＷＬまたはＳＷＬを正確に選択状態へ駆動することができる。

このスペア判定に従ってメモリブロックの選択を行なう場合、スペアヒット／ミスの判定が行なわれた後、対応のメモリブロックに対する電源スイッチ回路が選択状態へ駆動される（図４３において破線波形で示す）。この後、ワード線ＷＬまたはＳＷＬを選択状態へ駆動する必要があり、したがって、ワード線活性化タイミングを遅らせる必要があり、アクセス時間が長くなる。しかしながら、この不良ノーマルワード線がアドレス指定されたか否かの判定前に、スペアブロックを含むメモリブロックＭＡＢ１およびアドレス指定されたノーマルワード線を含むメモリブロックに対する電源スイッチ回路を選択状態へ駆動することにより、このスペア判定時間内において、対応の電源スイッチ回路から所定の電圧を供給することができ、高速動作が実現される（ワード線選択タイミングを遅らせる必要がない）。

次に、図４４および図４５を参照して、セルフリフレッシュモード時の動作について説明する。セルフリフレッシュモード時においては、図４４に示すように、スペア判定結果に従って、電源スイッチ回路の選択が行なわれる。今、図４４に示すように、メモリブロックＭＡＢ２のノーマルワード線ＮＷＬがリフレッシュアドレス信号ＱＡにより指定された場合を考える。このノーマルワード線ＮＷＬが正常であるか不良であるかのスペア判定がアドレス比較により行なわれる。このとき、電源スイッチ回路選択のためのデコード動作も並行して実行されるが、電源ブロック選択信号は、すべて非選択状態に保持される。スペアヒットと判定された場合には、ノーマルワード線ＮＷＬに代えて、スペアワード線ＳＷＬを選択状態へ駆動する必要がある。この場合には、このスペアヒット判定結果に従って、電源スイッチ回路ＳＷ１を選択状態へ駆動する。残りの電源スイッチ回路ＳＷ２−ＳＷ８は非選択状態に保持される。このスペアヒット判定結果に従って、スペアワード線ＳＷＬが選択状態へ駆動され、ノーマルワード線ＮＷＬは非選択状態に保持される。

一方、スペア判定結果がスペアミスを示している場合には、電源スイッチ回路ＳＷ２が選択状態へ駆動され、ノーマルワード線ＮＷＬが選択状態へ駆動される。

リフレッシュモード時においては、データアクセスを要求されないため、スペア判定後、電源スイッチ回路を選択状態へ駆動しても、特に問題は生じない。選択すべきメモリセルが属するメモリブロックに対する電源スイッチ回路のみを選択状態へ駆動することにより、リフレッシュモード時における消費電流を低減することができる。

図４６（Ａ）は、電源ブロック選択信号φＢ１を発生する電源ブロックデコード回路の構成の一例を示す図である。図４６（Ａ）において、電源ブロックデコード回路は、リフレッシュアドレスビット／ＱＡ１、ＱＡ２およびＱＡ３を受けるＮＡＮＤ回路７１と、補のアレイ活性化信号／ＲＡＣＴと補のスペアヒット信号／ＳＨＩＴとＮＡＮＤ回路７１の出力信号とを受けて電源ブロック選択信号φＢ１を出力するＮＡＮＤ回路７２を含む。アレイ活性化信号／ＲＡＣＴは、ノーマルモード時において、アクティブサイクルが始まるとＬレベルに設定される。スペアヒット信号／ＳＨＩＴは、不良セルがアドレス指定されたときに、Ｌレベルに設定される。ＮＡＮＤ回路７１は、メモリブロックＭＡＢ１が指定されたとき、Ｌレベルの信号を出力する。次に、この図４６（Ａ）に示す電源ブロックデコード回路の動作を、図４６（Ｂ）に示す信号波形図を参照して説明する。

ノーマルモード時においては、アクティブサイクルが始まると、補のアレイ活性化信号／ＲＡＣＴはＬレベルに駆動される。したがって、スペアヒット信号／ＳＨＩＴおよびＮＡＮＤ回路７１の出力信号の状態にかかわらず、電源ブロック選択信号φＢ１が活性状態へ駆動される。すなわち、ノーマルモード時においては、アクティブサイクルが始まると、電源ブロック選択信号φＢ１が選択状態へ駆動される。

リフレッシュモード時にはおいては、アレイ活性化信号／ＲＡＣＴはＨレベルに固定される。リフレッシュサイクル時に、リフレッシュサイクル活性化信号ＱＡＣＴがＨレベルの活性状態へ駆動され、応じて、リフレッシュアドレス信号ＱＡが確定状態となる。スペア判定が行なわれ、スペアヒットの場合、スペアヒット信号／ＳＨＩＴがＬレベルとなり、電源ブロック選択信号φＢ１がＨレベルの選択状態へ駆動される。次いで、スペアブロックのスペアワード線が選択状態へ駆動される。

一方、スペアヒット信号／ＳＨＩＴがＨレベルであり、スペア置換を行なう必要がない場合には、電源ブロック選択信号φＢ１は、ＮＡＮＤ回路７１の出力信号に従って選択／非選択状態へ駆動される。メモリブロックＭＡＢ１がアドレス指定されたときには、ＮＡＮＤ回路７１の出力信号がＬレベルとなり、応じて、電源ブロック選択信号φＢ１が選択状態（Ｈレベル）へ駆動される。一方、他のメモリブロックＭＡＢ２−ＭＡＢ８のいずれかがアドレス指定された場合には、ＮＡＮＤ回路７１の出力信号はＨレベルであり、電源ブロック選択信号φＢ１はＬレベルを維持する。

なお、この図４６（Ａ）に示す電源ブロックデコード回路の構成において、スペアヒット信号／ＳＨＩＴがＬレベルのときに、ＮＡＮＤ回路７１の出力信号がＬレベルとされ、対応のメモリブロックＭＡＢ１がアドレス指定されても特に問題はない。この場合、スペアヒットであり、メモリブロックＭＡＢ１が選択されるためである。このスペアヒット信号／ＳＨＩＴの状態確定後に、電源ブロック選択信号φＢ１を選択／非選択状態に駆動するためには、ＮＡＮＤ回路７１に、さらに、スペアヒット信号ＳＨＩＴを与えればよい。スペアヒット／ミス判定結果確定後、ＮＡＮＤ回路７１の出力信号が確定し、応じて、電源ブロック選択信号φＢ１が選択状態へ駆動される。

図４７（Ａ）は、電源ブロック選択信号φＢｊ（ｊ＝２−８）に対する電源ブロックデコード回路の構成を示す図である。図４７（Ａ）において、電源ブロックデコード回路は、セルフリフレッシュモード指示信号／ＳＲを反転するインバータ回路７３と、リフレッシュアドレスビットＱＡ１−ＱＡ３および／ＱＡ１−／ＱＡ３の所定の組合せを受けるＮＡＮＤ回路７４と、セルフリフレッシュモード指示信号／ＳＲとロウアドレスビットＲＡ１−ＲＡ３および／ＲＡ１−／ＲＡ３の所定の組合せを受けるＮＡＮＤ回路７５と、インバータ回路７３の出力信号ＳＲとＮＡＮＤ回路７４の出力信号とスペアヒット信号／ＳＨＩＴとを受けるＮＡＮＤ回路７６と、ＮＡＮＤ回路７５および７６の出力信号を受けて電源ブロック選択信号φＢｊ（ｊ＝２−８）を生成するＮＡＮＤ回路７７を含む。セルフリフレッシュモード指示信号／ＳＲに代えてリフレッシュサイクル活性化信号／ＱＡＣＴが用いられてもよい。次に、この図４７（Ａ）に示す電源ブロックデコード回路の動作を、図４７（Ｂ）に示す信号波形図を参照して説明する。

ノーマルモード時においては、アレイ活性化信号ＲＡＣＴが活性化されると、ロウアドレス信号ＲＡが確定する。このロウアドレス信号ＲＡが確定すると、ノーマルモード時においては、セルフリフレッシュモード指示信号／ＳＲがＨレベルであるため、ＮＡＮＤ回路７５の出力信号がロウアドレスビットＲＡ１−ＲＡ３および／ＲＡ１−／ＲＡ３に従ってＨレベルまたはＬレベルとなる。ＮＡＮＤ回路７６の出力信号は、ノーマルモード時においては、Ｈレベルであり、したがってＮＡＮＤ回路７５の出力信号に従って電源ブロック選択信号φＢｊが選択／非選択状態に駆動される。

一方、セルフリフレッシュモードにおいては、セルフリフレッシュモード指示信号／ＳＲがＬレベルとなり、ＮＡＮＤ回路７５の出力信号はＨレベルに設定される。セルフリフレッシュモード指示信号ＳＲはＨレベルである。セルフリフレッシュモード時において、リフレッシュサイクル活性化信号ＱＡＣＴがＨレベルの活性状態へ駆動されると、リフレッシュアドレス信号ＱＡが確定状態となる。このリフレッシュアドレス信号ＱＡに従ってスペア判定が行なわれ、スペアヒット信号／ＳＨＩＴがＨレベルまたはＬレベルに駆動される。スペアヒット時においては、スペアヒット信号／ＳＨＩＴがＬレベルとなり、ＮＡＮＤ回路７６の出力信号はＨレベルとなり、電源ブロック選択信号φＢｊはＬレベルを維持する。一方、スペア判定の結果、スペアミスの場合には、スペアヒット信号／ＳＨＩＴはＨレベルを保持する。したがって、ＮＡＮＤ回路７４の出力信号に従って、電源ブロック選択信号φＢｊが選択／非選択状態へ駆動される。

この図４７（Ａ）に示す構成において、スペア判定結果が確定する前に、ＮＡＮＤ回路７４の出力信号に従って電源ブロック選択信号φＢｊが選択状態へ駆動されるのを防止するため、ＮＡＮＤ回路７４に、スペアヒット信号ＳＨＩＴが入力として与えられてもよい。

［変更例］
図４８は、この階層電源構成１の変更例の構成を示す図である。この図４８に示す構成においては、ワード線駆動タイミング制御回路７８が、セルフリフレッシュモード指示信号ＳＲに従って、ワード線駆動信号φＷＬの活性化タイミングを異ならせる。このワード線駆動タイミング制御回路７８は、ノーマルモード時においては、ワード線活性化信号φＲＸに従ってワード線駆動信号φＷＬを生成する。一方、セルフリフレッシュモード時においては、このワード線駆動信号φＷＬは、ワード線活性化信号φＲＸを遅延して生成される。このワード線駆動タイミング制御回路７８の構成は、先の図２９に示す構成と同じである。ワード線駆動タイミング制御回路７８を用いることにより、セルフリフレッシュモード時において、電源ブロック選択信号φＢｉの活性化タイミングが遅れる場合においても、応じてワード線選択タイミングを遅らせることにより、正確に、ワード線選択動作を行なうことができる。このワード線駆動信号φＷＬは、スペアワード線およびノーマルワード線両者の活性化タイミングを決定する。

［変更例２］
図４９は、この発明の実施の形態７の階層電源構成１の変更例２の構成を示す図である。図４９においては、電源ブロック選択信号発生部の構成を示す。図４９において、電源ブロック選択信号発生部は、セルフリフレッシュモード指示信号ＳＲに応答してリフレッシュアドレスカウンタ２５からのセルフリフレッシュアドレスとマルチプレクサ２６からの内部ロウアドレス信号ＲＡの一方を選択するマルチプレクサ８０と、アレイ活性化信号ＲＡＣＴとカウントアップ指示信号ＣＵＰを受けるＯＲ回路８１と、ＯＲ回路８１の出力信号の活性化に応答して活性化され、マルチプレクサ８０から与えられたアドレス信号に対するスペア判定を行なうスペア判定回路８２と、マルチプレクサ８０からのアドレス信号とセルフリフレッシュモード指示信号ＳＲとスペア判定回路８２からのスペアヒット信号ＳＨＩＴに従って電源ブロックアドレス信号のデコードを行なう電源ブロックデコード回路８３と、カウントアップ指示信号ＣＵＰに従って電源ブロックデコード回路８３の出力する電源ブロック選択信号をラッチするラッチ８４と、リフレッシュサイクル活性化信号ＱＡＣＴに応答してラッチ８４のラッチ信号を取込み転送するラッチ８５と、セルフリフレッシュモード指示信号ＳＲに従ってラッチ８５の出力信号および電源ブロックデコード回路８３の出力信号の一方を選択するマルチプレクサ（ＭＵＸ）８６を含む。

電源ブロックデコード回路８３の構成は、図４６（Ａ）および図４７（Ａ）に示す構成と同じであり、セルフリフレッシュモード指示信号ＳＲおよびスペアヒット信号ＳＨＩＴとロウアドレス信号ＲＡまたはＱＡに従って電源ブロック選択信号φＢｉを生成する。ラッチ８４および８５は、図３８に示す構成と同じであり、カウントアップ指示信号の活性化時ラッチ８４が電源ブロックデコード回路８３の出力信号を取込みラッチし、ラッチ８５が、リフレッシュサイクル活性化信号ＱＡＣＴの非活性化時このラッチ８４の出力信号を取込みラッチし、次いで、リフレッシュサイクル活性化信号ＱＡＣＴの活性化に応答してラッチした信号を出力する。

マルチプレクサ８６は、セルフリフレッシュモード時にはラッチ８５の出力信号を選択して出力し、またノーマルモード時には、電源ブロックデコード回路８３の出力信号を選択する。このマルチプレクサ８６からの電源ブロック選択信号φＢｉが電源スイッチ回路へ与えられる。

電源ブロック選択信号発生部は、さらに、スペア判定回路８２の出力するスペアヒット信号ＳＨＩＴをカウントアップ指示信号ＣＵＰに従ってラッチするラッチ８７と、リフレッシュサイクル活性化信号ＱＡＣＴに従ってラッチ８７の出力信号を取込みかつ転送するラッチ８８と、セルフリフレッシュモード指示信号ＳＲに従ってスペア判定回路８２の出力するスペアヒット信号ＳＨＩＴおよびラッチ８８の出力する信号の一方を選択するマルチプレクサ（ＭＵＸ）８９を含む。ラッチ８７および８８は、ラッチ８４および８５と同じ構成を備える。

マルチプレクサ２６は、セルフリフレッシュモード時には、レジスタ６５からのリフレッシュアドレス信号ＱＡを選択し、ノーマルモード時には、外部からのロウアドレス信号ＲＡを選択する。リフレッシュアドレスカウンタ２５およびレジスタ６５は、先の図３６に示す構成と同じである。

この図４９に示す構成においては、１つ前のリフレッシュサイクルにおいて、次のサイクルにおけるスペア判定および電源ブロックデコード動作が実行される。これらの判定結果およびデコード結果は、次のリフレッシュサイクルにおいて出力される。したがって、前のサイクルにおいて、既にデコード動作は完了しており、次のリフレッシュサイクル実行時において、高速で電源ブロック選択信号φＢｉおよびスペアヒット信号ＳＨＩＴを選択／非選択状態へ駆動することができる。これにより、リフレッシュサイクル時において、ワード線選択タイミングを遅らせる必要がなく、ワード線駆動制御部の構成を簡略化することができる。

ノーマルモード時においては、マルチプレクサ８０は、マルチプレクサ２６からの内部アドレス信号Ａｄを選択してスペア判定回路８２の電源ブロックデコード回路８３へ与える。このスペア判定回路８２の出力するスペアヒット信号ＳＨＩＴはマルチプレクサ８９により選択されて出力され、また電源ブロックデコード回路８３の出力する電源ブロック選択信号がマルチプレクサ８６により選択されて出力される。ラッチ８４、８５、８７および８８がこのノーマルモード時においてバイパスされる。したがって、アレイ活性化信号が活性化されると、スペア判定回路８２が判定動作を行ない、その判定結果に従ってスペアヒット信号ＳＨＩＴが生成される。ノーマルモード時においては、電源ブロックデコード回路８３は、このスペアヒット信号ＳＨＩＴにかかわらず、マルチプレクサ８０からのアドレス信号をデコードして、スペアブロックを含むメモリブロックＭＡＢ１およびアドレス指定されたメモリブロックに対する電源ブロック選択信号を選択状態へ駆動する。

この図４９に示す構成を利用することにより、ノーマルモード時のアクセス時間を増大させることなく、セルフリフレッシュモード時の消費電流を低減することができる。

以上のように、この発明の実施の形態７の階層電源構成に従えば、ノーマルモード時には、スペアブロックを含むメモリブロックおよびアドレス指定されたメモリブロックをスペア判定結果にかかわらず、選択状態へ駆動し、またリフレッシュモード時において、アドレス指定されたメモリブロックに対する電源スイッチ回路を選択状態へ駆動しているため、ノーマルモード時においては、スペア判定結果確定前に、電源スイッチ回路からの電圧を安定に供給することができ、高速アクセスが可能となり、またリフレッシュモード時においては、必要最小限のメモリブロックに対してのみ所定の電圧が供給されるため、消費電流を低減することができる。

［階層電源構成２］
図５０（Ａ）および図５０（Ｂ）は、この発明の実施の形態７に従う階層電源構成２の動作を図解する図である。図５０（Ａ）において、ノーマルモード時、アレイ活性化信号の活性化に応答してスペアブロックＳＰＢを含むメモリブロックＭＡＢ１およびアドレス指定されたメモリブロック両者に対する電源スイッチ回路を選択状態へ駆動する。図５０（Ａ）においては、メモリブロックＭＡＢ２がアドレス指定された状態を示す。アレイ活性化信号ＲＡＣＴが活性化され、アクティブサイクルが始まると、まずスペアブロックを含むメモリブロックＭＡＢ１およびアドレス指定されたメモリブロックＭＡＢ２を選択状態へ駆動することにより、スペア判定結果を待つ必要がなく、高速で、所望の電圧を供給することができる。

次に、図５０（Ｂ）に示すように、スペア判定結果が確定すると、そのスペア判定結果に従って、選択すべきメモリセルを含むメモリブロックに対する電源スイッチ回路のみを選択状態へ駆動する。図５０（Ｂ）においては、メモリブロックＭＡＢ２のノーマルワード線ＮＷＬが選択状態へ駆動され、電源スイッチ回路ＳＷ２は選択状態に保持され、一方、メモリブロックＭＡＢ１に対する電源スイッチ回路ＳＷ１は、非選択状態へ駆動される状態を示す。この判定結果後、ノーマルワード線ＮＷＬは、選択状態へ駆動される。したがって、この選択ノーマルワード線駆動時において、安定に電源スイッチ回路ＳＷ２から電圧が供給されており、高速かつ正確に、選択ノーマルワード線を選択状態へ駆動することができる。また、メモリブロックＭＡＢ１が、非選択状態に保持されるため、電源スイッチ回路ＳＷ１は非選択状態へ駆動することにより消費電流を低減することができる。

リフレッシュモード時においては、先の図４４に示すように、選択すべきメモリセルを含むメモリセルブロックに対する電源スイッチ回路のみが選択状態へ駆動され、残りの電源スイッチ回路は非選択状態に保持される。これにより、リフレッシュサイクル時における消費電流を低減する。

図５１（Ａ）は、電源ブロック選択信号φＢ１に対する電源ブロックデコード回路の構成を示す図である。図５１（Ａ）において、電源ブロックデコード回路は、アレイ活性化信号／ＲＡＣＴの立下がりに応答してワンショットのＬレベルのパルス信号を生成するワンショットパルス発生回路９０と、ロウアドレスビット／ＲＡ１、ＲＡ２およびＲＡ３を受けるＮＡＮＤ回路９１と、リフレッシュアドレスビット／ＱＡ１、ＱＡ２およびＱＡ３を受けるＮＡＮＤ回路９２と、ワンショットパルス発生回路９０の出力信号とＮＡＮＤ回路９１および９２の出力信号とスペアヒット信号／ＳＨＩＴとを受けて電源ブロック選択信号φＢ１を出力するＮＡＮＤ回路９３を含む。アドレスビット／ＲＡ１、ＲＡ２、ＲＡ３、／ＱＡ１、ＱＡ２およびＱＡ３は、スタンバイ時Ｌレベルである。次に、図５１（Ａ）に示す電源ブロックデコード回路の動作を、図５１（Ｂ）に示す信号波形図を参照して説明する。

アクティブサイクルが始まると、アレイ活性化信号／ＲＡＣＴがＬレベルに立下がる。このアレイ活性化信号／ＲＡＣＴの立下がりに応答して、ワンショットパルス発生回路９０は、所定期間Ｌレベルとなるワンショットのパルス信号を生成する。応じて、ＮＡＮＤ回路９３の出力する電源ブロック選択信号φＢ１がＨレベルに立上がる。一方、ＮＡＮＤ回路９１が、与えられたアドレスビット／ＲＡ１、ＲＡ２およびＲＡ３をデコードする。メモリブロックＭＡＢ１がアドレス指定されている場合には、このＮＡＮＤ回路９１の出力信号が、またＬレベルとなり、ＮＡＮＤ回路９３の出力する電源ブロック選択信号φＢ１がＨレベルへ駆動される。この状態においては、スペアワード線が使用されるか否かにかかわらず、電源ブロック選択信号φＢ１は、このアクティブサイクル期間中Ｈレベルとなる。

一方、メモリブロックＭＡＢ１と異なるメモリブロックがアドレス指定されている場合、ＮＡＮＤ回路９１の出力信号はＨレベルとなる。この状態においては、ワンショットパルス発生回路９０の出力信号がＨレベルに立上がる前に、スペア判定結果に従って、スペアヒット信号ＳＨＩＴがＨレベルまたはＬレベルに駆動される。ノーマルワード線が使用される場合には、スペアヒット信号／ＳＨＩＴはＨレベルを保持する。したがって、この状態においては、ワンショットパルス発生回路２０の出力信号の立上がりに応答して、電源ブロック選択信号φＢ１がＬレベルに立下がる。このメモリブロックにおいて行選択が行なわれる。

一方、ＮＡＮＤ回路９１の出力信号がＨレベルであり、他のメモリブロックが指定されている状態において、スペアヒット信号／ＳＨＩＴがＬレベルに立下がると、電源ブロック選択信号φＢ１は、Ｈレベルを保持する。このワンショットパルス発生回路９０の出力するパルス信号のパルス幅をスペアヒット信号／ＳＨＩＴが確定状態となるための時間幅に設定することにより、電源ブロック選択信号φＢ１は、対応のメモリブロックＭＡＢ１の使用／不使用に応じて、選択／非選択状態に駆動することができる。

図５２は、電源ブロック選択信号φＢｊ（ｊ＝２−８）に対する電源ブロックデコード回路の構成を示す図である。この図５２に示す電源ブロックデコード回路は、図４７（Ａ）に示す電源ブロックデコード回路と以下の点において異なっている。すなわち、ＮＡＮＤ回路７５とＮＡＮＤ回路７７の間に、ＮＡＮＤ回路７５の出力信号とスペアヒット信号ＳＨＩＴを受けるＯＲ回路９４が配置される。他の構成は、図４７（Ａ）に示す構成と同じであり、対応する部分には同じ参照番号を付しその詳細説明は省略する。

この図５２に示す電源ブロックデコード回路の構成において、アドレスビットＲＡ１−ＲＡ３および／ＲＡ１−／ＲＡ３に従って、アクティブサイクル開始時、電源ブロック選択信号φＢｉが選択／非選択状態へ駆動される。スペアビット信号ＳＨＩＴがＬレベルのときには、そのアクティブサイクル期間中、電源ブロック選択信号φＢｉが、アドレスビットＲＡ１−ＲＡ３および／ＲＡ１−／ＲＡ３に従った状態に保持される。一方、スペアヒット信号ＳＨＩＴがＨレベルに駆動されると、ＯＲ回路９４の出力信号がＨレベルとなる。ノーマルモード時において、ＮＡＮＤ回路７６の出力信号はＨレベルである。したがって、このスペアヒット信号ＳＨＩＴの立上がりに応答して、電源ブロック選択信号φＢｊがＬレベルに立下がる。これにより、スペアワード線が使用されるとき、スペアブロックを含むメモリブロックに対する電源スイッチ回路のみが選択状態に駆動され、このアドレス指定された不良ノーマルワード線を含むメモリブロックに対する電源スイッチ回路は非選択状態へ駆動される。

なお、図５１（Ａ）および図５２に示す電源ブロックデコード回路のリフレッシュモード時における動作は、図４６（Ａ）および図４７（Ａ）に示す電源ブロックデコード回路の動作と同じであり、したがって、それらの動作波形は図４６（Ｂ）および図４７（Ｂ）にそれぞれ示す信号波形と同じである。すなわち、リフレッシュサイクル時において、選択状態へ駆動すべきメモリセル行を含むメモリセルブロックに対してのみ電源スイッチ回路が選択状態へ駆動される。

なお、この図５１および図５２に示す電源ブロックデコード回路の構成に対し、図４９に示す回路構成を利用することができる。すなわちリフレッシュモード時において、前のサイクルのリフレッシュアドレスカウンタからのリフレッシュアドレス信号に従って、次サイクルにおける電源ブロック選択信号の選択／非選択状態を決定することができる。

以上のように、この実施の形態７に従えば、ノーマルモード時においては、アドレス指定されたメモリブロックを選択状態へ駆動し、次いで、選択すべきメモリセル行を含むメモリブロックに対してのみ電源スイッチ回路を選択状態に保持しているため、アクティブサイクル時の消費電流を低減することができる。また、アクティブサイクル開始と同時に、アドレス指定されたメモリブロックおよびスペアブロックを含むメモリブロックに対する電源スイッチ回路を選択状態に駆動しており、アクセス時間が増加するのを防止することができる。

上述の説明において、スペアワード線を含むメモリブロックについて説明している。しかしながら、スペアコラムを救済する構成に対しても、この階層電源構成を利用することができる。

また、スペアブロックを含むメモリブロックは、１つであるとこの実施の形態７において説明している。しかしながら、先の実施の形態１から５に対しても、この実施の形態７の階層電源構成を適用することができる。また、繰返し回路はメモリセルデータを検知・増幅するセンスアンプであってもよい。

以上のように、この発明に従えば、スペア線を、複数のメモリブロックのノーマル線と置換可能なように構成しているため、スペア線を効率的に利用することができ、またフレキシブルリダンダンシィ構成を利用しているため、スペアデコーダの数も低減することができ、アレイ面積増加を抑制することができる。

また、メモリブロックそれぞれに対し電源スイッチ回路を設け、ノーマルモード時とリフレッシュモード時とで選択状態へ駆動される電源スイッチ回路の数を異ならせているため、アクセス時間を低下させることなく、消費電流を低減することができる。また、スペアブロックを含む構成においては、スペアブロックを含むメモリブロックに対する電源スイッチ回路は、常時アクティブサイクル開始に応答して選択状態へ駆動しているため、スペア判定を待つことなくスペアブロックに対して電源スイッチ回路から所定の電圧を供給することができ、アクセス時間の増加を抑制することができる。

この発明は、アレイ分割構造の不良セル救済を行う半導体記憶装置に適用することができる。

この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。 （Ａ）は、図１に示すメモリアレイの不良列救済態様を示す図であり、（Ｂ）は、不良列救済のためのスペアデコーダの構成を概略的に示す図である。 （Ａ）は、スペアデコーダの変更例を示し、（Ｂ）は、（Ａ）に示すスペアデコーダによる不良列救済の態様を示す図である。 図１に示すアレイ配置における内部データ読出部の構成を概略的に示す図である。 この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。 図５に示すメモリアレイにおけるノーマルローカルデータバスおよびノーマルグローバルデータバスの接続およびスペアローカルデータバスおよびスペアグローバルデータバスの接続態様を概略的に示す図である。 スペアローカルデータバス選択信号を発生するための手法を説明するための図である。 図５に示すメモリアレイのスペアアレイの列選択部の構成を概略的に示す図である。 この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。 図９に示すメモリアレイにおける不良行救済の態様の一例を示す図である。 この発明の実施の形態４の半導体記憶装置のアレイ部の構成を概略的に示す図である。 図１１に示すメモリブロック配置の効果を説明するための図である。 図１２に示す構成の問題点を解決するためのビット線分離指示信号発生部の構成を概略的に示す図である。 図１１に示すメモリブロック配置におけるビット線分離指示信号発生部の構成を概略的に示す図である。 この発明の実施の形態４におけるスペア行と不良ノーマル行の置換態様を概略的に示す図である。 メモリセルの構成を示す図である。 この発明の実施の形態５に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。 （Ａ）は、図１７に示すアレイ配置における通常動作モード時のアドレス信号ビットと選択メモリ部の対応関係を示す図であり、（Ｂ）は、テストモード時におけるアドレス信号ビットと選択メモリブロックとの対応関係を概略的に示す図である。 図１８（Ｂ）に示すテストモード時のメモリブロック選択のための制御部の構成の一例を概略的に示す図である。 この発明の実施の形態５の変更例の構成を概略的に示す図である。 （Ａ）は、この発明の実施の形態６に従う階層電源構成１を概略的に示す図であり、（Ｂ）は、（Ａ）に示すロウ系周辺回路の電源スイッチ回路の構成を示す図である。 この発明の実施の形態６におけるメモリアレイおよびメモリスイッチ回路の配置を概略的に示す図である。 （Ａ）は、この発明の実施の形態６の階層電源構成１のノーマルモード時の電源スイッチ回路の選択態様を示し、（Ｂ）は、その動作波形を示す図である。 図２２に示す階層電源構成のリフレッシュモード時の選択態様を概略的に示す図である。 この発明の実施の形態６における半導体記憶装置のロウ系制御部の構成を概略的に示す図である。 図２１に示す電源ブロックデコーダの構成の一例を示す図である。 電源ブロック選択信号φＢ２に対する電源ブロックデコード回路の構成を示す図である。 この発明の実施の形態６における階層電源構成１におけるアドレスビットの分配を概略的に示す図である。 この発明の実施の形態６の階層電源構成の変更例を示す図である。 図２９に示す階層電源構成の動作を示す信号波形図である。 階層電源構成１の変更例におけるロウ系周辺回路の繰返し回路の構成の一例を示す図である。 この発明の実施の形態６の階層電源構成２のノーマルモードおよびリフレッシュモード時の電源スイッチ回路の選択態様を示す図である。 図３２（Ａ）および（Ｂ）に対する電源ブロックデコーダの構成を概略的に示す図である。 特定の電源ブロック選択信号φＢ２に対する電源ブロックデコード回路の構成を示す図である。 この発明の実施の形態６の階層電源構成２の変更例の構成を概略的に示す図である。 この発明の実施の形態６の階層電源構成３の制御部の構成を概略的に示す図である。 この発明の実施の形態６の階層電源構成３の動作を示す信号波形図である。 図３６に示す電源ブロックデコーダの構成の一例を示す図である。 図３６に示すレジスタの構成の一例を示す図である。 図３６に示すカウントアップ指示信号発生部の構成の一例を概略的に示す図である。 この発明の実施の形態７の階層電源構成１の配置を概略的に示す図である。 この発明の実施の形態７の階層電源構成１におけるノーマルモード時の電源スイッチ回路の選択態様を概略的に示す図である。 図４２に示すメモリスイッチ回路選択時の動作を示す信号波形図である。 この発明の実施の形態７の階層電源構成１のリフレッシュモード時の電源スイッチ回路選択態様を概略的に示す図である。 図４４に示すメモリスイッチ回路選択態様に対する動作を示す信号波形図である。 （Ａ）は、この発明の実施の形態７の階層電源構成１の電源ブロックデコーダの構成の一例を示し、（Ｂ）は、（Ａ）に示す電源ブロックデコーダ回路の動作を示す信号波形図である。 （Ａ）は、この発明の実施の形態７の階層電源構成１の電源ブロックデコーダの構成を示し、（Ｂ）は、（Ａ）に示す電源ブロックデコーダの動作を示す信号波形図である。 この発明の実施の形態７の階層電源構成１の変更例の構成を概略的に示す図である。 この発明の実施の形態７の階層電源構成１の制御部の構成を概略的に示す図である。 （Ａ）および（Ｂ）は、この発明の実施の形態７の階層電源構成２の電源スイッチ回路の選択態様を概略的に示す図である。 （Ａ）は、この発明の実施の形態７の階層電源構成２の電源ブロックデコード回路の構成の一例を示し、（Ｂ）は、その動作波形を示す図である。 この発明の実施の形態７の階層電源構成２の電源ブロックデコーダの構成を示す図である。 従来のフレキシブルロウリダンダンシ構成の半導体記憶装置のアレイ部の構成を概略的に示す図である。 従来のフレキシブルコラムリダンダンシのアレイ部の構成を概略的に示す図である。 従来の階層電源構成の一例を示す図である。 図５５に示す階層電源構成の動作を示す波形図である。

符号の説明

ＲＢ♯０〜ＲＢ♯ｍ メモリブロック、ＭＢ♯００〜ＭＢ♯ｍｎ ノーマルメモリサブアレイ、ＬＩＯ００〜ＬＩＯｍｎ ノーマルローカルデータバス、ＳＰ♯０〜ＳＰ♯ｍ スペアアレイ、ＳＩＯ０〜ＳＩＯｍ スペアローカルデータバス、ＮＧＩＯ０〜ＮＧＩＯｎ ノーマルグローバルデータバス、ＳＧＩＯ スペアグローバルデータバス、ＢＳＧ ブロック選択ゲート、ＳＤ００〜ＳＤ０ｍ，ＳＤ３０〜ＳＤ３ｍ スペアデコーダ、ＳＰＤ スペアデコード回路、Ｙ０〜Ｙｎ コラムデコード回路、ＳＤ００〜ＳＤ０ｎ，ＳＤ３０〜ＳＤ３ｎ スペアデコーダ、ＢＳＧｓ スペアブロック選択ゲート、ＣＢ♯０〜ＣＢ♯ｎ 列ブロック、ＳＢ♯ スペアブロック、ＭＡ♯０〜ＭＡ♯ｍ ノーマルメモリサブアレイ、ＳＰＸ♯ スペアアレイ、ＲＢＸ♯０〜ＲＢＸ♯ｍ 行ブロック、ＭＡ♯０−０〜ＭＡ♯０−Ｎ，ＭＡ♯１−０〜ＭＡ♯１−Ｎ ノーマルメモリサブアレイ、ＳＰＸ♯０，ＳＰＸ♯１ スペアアレイ、ＳＡＢ０〜ＳＡＢｍ＋１ センスアンプ帯、ＭＢ♯００−０〜ＭＢ♯００−Ｎ，ＭＢ♯０１−０〜ＭＢ♯０１−Ｎ，ＭＢ♯１０−０〜ＭＢ♯１０−Ｎ，ＭＢ♯１１−０〜ＭＢ♯１１−Ｎ ノーマルメモリサブアレイ、ＳＰＸ♯００，ＳＰＸ♯０１，ＳＰＸ♯１０，ＳＰＸ♯１１ スペアアレイ、Ｂ♯０，Ｂ♯１ メモリマット、Ｂ♯００，Ｂ♯０１，Ｂ♯１０，Ｂ♯１１ メモリブロック群、１ 主電圧供給線、２ａ〜２ｎ，２ メモリブロック、３ａ〜３ｎ，３ ロウ系周辺回路、４ａ〜４ｎ，ＳＷ１−ＳＷ８ 電源スイッチ回路、５ａ−５ｎ 副電圧供給線、６ 電源ブロックデコーダ、ＷＬａ−ＷＬｍ ワード線、１１ａ−１１ｍ ＮＡＮＤ型デコード回路、１２ａ−１２ｍ インバータ型ワード線ドライブ回路、１４ｐ，１４ｎ 電源スイッチトランジスタ、ＭＡＢ１−ＭＡＢ８ メモリブロック、ＧＡＢ０，ＧＡＢ１ グローバルブロック、２２ リフレッシュモード検出回路、２３ リフレッシュ制御回路、２４ タイマ、２５ リフレッシュアドレスカウンタ、２６ マルチプレクサ、２７ ロウ系制御回路、３０ ＯＲ回路、３１ ワード線活性化信号発生回路、３２ 遅延回路、３３ セレクタ、４０ ワード線デコード信号発生回路、５０ ロウ系選択回路、６０ 電源ブロックデコード回路、６１，６２ ラッチ、６３ セレクタ、６５ レジスタ、ＮＭＡＢ１−ＮＭＡＢ８ ノーマルメモリブロック、７８ ワード線駆動タイミング制御回路、８０ マルチプレクサ、８２ スペア判定回路、８３ 電源ブロックデコード回路、８４，８５，８７，８８ ラッチ、８６，８９ マルチプレクサ（ＭＡＸ）、９０ ワンショットパルス発生回路、９１，９２，９３ ＮＡＮＤ回路、９４ ＯＲ回路、７４，７５，７６，７７ ＮＡＮＤ回路。

Claims (4)

1. 各々が行列状に配列される複数のノーマルメモリセルを有する複数の第１のメモリブロック、および
   前記複数の第１のメモリブロックの特定の第１のメモリブロックに行列状に配列される複数のスペアメモリセルを備え、前記複数のスペアメモリセルの各行は、前記複数の第１のメモリブロックの不良ノーマルメモリセルを含む不良行と置換可能である、半導体記憶装置。
2. 列方向に沿って前記複数の第１のメモリブロックと交互に配置され、各々が行列状に配列される複数のノーマルメモリセルを有する複数の第２のメモリブロック、および
   前記複数の第２のメモリブロックの特定の第２のメモリブロックに行列状に配置されかつ各行が前記複数の第２のメモリブロックの不良ノーマルメモリセルを含む不良行と置換可能な複数のスペアメモリセルをさらに備える、請求項１記載の半導体記憶装置。
3. 前記複数の第１のメモリブロックの各々と前記複数の第２のメモリブロックの各々との間に配置されかつ列方向において隣接するメモリブロックに共有され、活性化時選択メモリセルを含むメモリブロックの各列のデータを検知および増幅するための複数のセンスアンプ帯をさらに備える、請求項２記載の半導体記憶装置。
4. 前記複数の第１のメモリブロック、前記複数の第２のメモリブロックおよび前記複数のセンスアンプ帯は第１のメモリアレイを構成し、さらに
   前記第１のメモリアレイと同じ構成を有する第２のメモリアレイと、
   通常動作モード時には前記第１および第２のメモリアレイから１つのメモリブロックを選択状態へ駆動し、かつ特定動作モード時前記第１のメモリアレイおよび前記第２のメモリアレイ各々から所定数のメモリブロックを同時に選択状態へ駆動する制御手段を備える、請求項３記載の半導体記憶装置。

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