JPS62259457A - 集積技術によつて製造される集積回路レイアウト用ロジツクアレイ・モジユ−ル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は頭記特許請求の範囲第（１）項において上位概
念として記載したような集積技術によって製造される集
積回路レイアウト用ロジックアレイ・モジュールに関す
るものである。

論理回路を構成するユニットセルまたはロジックアレイ
を含むモジュールは種々の態様で、特にプログラミング
可能な結合素子を含む態様ですでに提案されている。プ
ログラミングはモジュール製造の過程でマスクによって
、または製造後例えばレーザー光線によるモジュール加
工によって行うことができるが、電気的方法によって行
うのが好ましい。ユニットセルのアレイ構造には、入力
量相互の、また、場合によっては供給される信号とのあ
らゆるプール演算を行うことができるという利点がある
。プログラム可能であるから、集積回路を（電気的プロ
グラミングの場合なら）完全に製造してから、または略
完成してから、この集積回路を個々の用途に適応させる
ことができる。

従って、個々の用途に少数の集積回路しか必要でない時
でも多数の部品によって低コストでモジュールを製造す
ることができる。個々の用途に応じた回路の仕様はソフ
トウェア手段による論理１を様によって裏づけられる。

アレイ構造内での論理機能切換えはＡＮ　Ｄ及びＯＲア
レイの組合わせ構成という形で行われる。

アレイには対応の構成においてプルアンプ素子またはプ
ルダウン素子との関連で結合素子としての双極トランジ
スタ、電界効果トランジスタまたはダイオードを利用す
ることによって実現されるワイヤードＡＮＤ−、ワイヤ
ードＯＲ−、ワイヤードＮ０Ｒ−またはワイヤードＮＡ
ＮＤ−回路を利用することが好ましい。この場合、プー
ルの同値原理に基づき、否定により、ＡＮＤ−またはＯ
Ｒ機能をそれぞれＮＡＮＤ−またはＮＯＲ機能で表わす
こともできる。

導電パスの交差点における結合素子を活性化することに
より、ユニットセルの論理特性が決定される。この場合
、論理動作は導電パスのスイッヂング状態に影響を及ぼ
すことのできる前記導電パスの結合素子の協働によって
行われる。

外部入力は反転または非反転の形で、その出力線がＯＲ
アレイの入力であるＡＮＤアレイに供給される。ＯＲア
レイの出力は外部出力、能ａＸＸ大入力び／またはフィ
ードバックとしてＡＮＤアレイに入力される。上記能動
素子とは一般的には記憶素子またはレジスタ、及びその
出力極性をプログラムでき、且つ入力として、即ち、二
方向性に作用することのできる出力回路を意味する。能
動素子の個数は集積ロジックアレイのタイプに応じて異
なる。レジスタの機能は必要に応じてプログラムするこ
とができる。

可能なあらゆる論理結合を行うのに必要なＡＮＤマトリ
ックス及びＯＲマトリックスを互いに積み重ねてスペー
スを節約し、電界効果トランジスタ技術によって回路を
実施する場合にはＡＮＤマトリックスの電界効果トラン
ジスタのゲートを基板上の上部導電層に構成する一方、
ＯＲマトリックスの電界効果トランジスタのゲートを下
部導電層に配置し、ＡＮＤマトリックスの電界効果トラ
ンジスタのディプレッションとそれぞれ接続することは
ドイツ特許公開公報第２８２６７２２号から公知である
。ＡＮＤ−及びＯＲ−マトリックスから成るこのユニッ
トセルの機能はＡＮＤ−及びＯＲ−マトリックスを空間
的に並置した従来のユニットセルの機能と変らない。

公知のユニットセルでは、単一のユニットセルに多段論
理回路を組込むことは殆ど不可能か、または実施できて
もその効果に問題がある。多段または複合論理構造を構
成するには、原則として、複数のユニットセルのほかに
、場合によってはユニットセル周縁部に設けられる能動
素子が必要である。構造の融通性、即ち、単一のユニッ
トセル内にできるだけ多くの異なる一輪理回路を構成す
る可能性を維持するには、広いチップ面積が必要どなる
。しかし、基板面積を広くすれば回路モジュールの製造
コストが著しい影響を受ける。しかも、チップの構造が
不規則になるから、試験や集積が困難になる。

本発明の目的は、スイッヂング構造が極めて規則的であ
ることを特徴としており、複数の互いに独立の理論回路
を実現し、場合によっては同一のスイッチング構造内に
多段論理構造を詰め込むことをも可能にする頭書のよう
なモジュールを提供することにある。

本発明ではこの目的を特許請求の範囲第（１）項に特徴
として記載した構成要件によって達成する。

本発明では多段ロジックを実現するために従来必要とさ
れたユニットセル外部に帰線を設けることを回避し、ユ
ニットセル自体の内部に、従来の回路ではユニットセル
外部の能動素子によって行われる信号のフィードバック
及び機能の引受けを行う可変の、且つ広汎な灘能を有す
るプログラム可能な構造を組込むことができる。従って
、最終的なプログラミングの前にモジュールが固定的に
規定される（例えばフィードバック及びレジスタの数な
どが規定される）のを回避することができる。

その結果、種々の用途に同様のモジュールを使用するこ
とができ、モジュールの量産、従ってコスト軽減が可能
になる。

以下の説明において、接続、接続部及び接続素子という
表現は常に２つ以上のスイッチング・マトリックス間の
接続に係わり、また結合部または結合素子という表現は
単一のスイッチング・マトリックス内の２つの導電パス
の結合に係わるものとする。

結合素子も接続素子も、更には後述するインターフェー
スもプログラム可能であることが好ましい。即ち、それ
ぞれの素子が公知の電気的、光学的またはその他の方法
でプログラムされて自体が活性または不活性状態となる
か、または所要の機能を行う固有の素子を活性化または
不活性化することができる。特に結合素子が後者の場合
については、プログラムの方法及び作用態様が既に公知
であるから、ここでは説明を省く。適当な金属被覆を施
して本発明のモジュールをパーソナル化する場合でも、
ソフトウェア手段による回路仕様の集積モジュール化を
容易にするため本発明の構成をモデルとして利用できる
。

本発明による解決では、互いに独立の論理回路を別々の
論理平面に構成することができるから、新しいスイッチ
ング能力の開発及び／または公知構造の冗長度軽減が達
成される。個々のスイッチング・マトリックス間の接続
部により、従来の２次元の物理的なユニットセルからで
も、機能という点でより多くの論理動作平面を有する多
次元論理動作構造が得られる。

個々のスイッチング・マトリックスは総てのスイッチン
グ・マリトツクスの横列方向導電パスが第１配線平面に
、総てのスイッチング・マトリックスの縦列方向導電パ
スが第１配線平面の上方または下方にあってこの第１配
線平面に対して絶縁された第２配線平面に形成される。

個々のスイッチング・マトリックスは１つのスイッチン
グ・マトリックスと連携する結合素子が例えば第２の縦
列方向及び横列方向導電パスを互いに結合してこの導電
パス・マトリックスにおける上記論理動作を可能にする
ように構成されている。マトリックス間に介在する導電
パスは同じ態様で結合される。

それぞれのスイッチング・マトリックスは任意の公知ア
レイ構造を具えることができる。同様に、単一のユニッ
トセル内に３つ以上のスイッチング・マトリックスを形
成することができ、結合素子を例えば第３、第４・・・
・・・導電パスに連携させることになる。

個々のスイッチング・マトリックスに対する導電パスの
連携は必ずしも上述した規則的な態様で行わなくてもよ
い。導電パスは不規則な順序で個々のスイッチング・マ
トリックスと連携させてもよく、この場合、結合素子は
対応の導電パス交差点に設けられる。

個々の論理動作平面はユニットセル総体内で、それぞれ
異なるサイズを具えることができ、この場合、個々の論
理動作平面にそれぞれ数の異なる縦列方向及び／または
横列方向４電パスを連携させる。

本発明の実施に際しては、公知ロジックアレイの場合の
ように、外部入力を単一のスイッチング平面と接続する
だけでなく、幾つかの、または総てのスイッチング平面
と接続することができる。

即ち、反転及び／または非反転形式で１つの、または幾
つかの、若しくは総てのスイッチング・マリトツクスの
結合素子をトリガーすることができる。例えば単数また
は複数のスイッチング平面が他のスイッチング平面の複
雑なフィードバックまたは結合を行うという機能だけを
与えられている場合、総てのスイッチング平面に作用す
ることが必ずしも有息継ではない。

公知ロジックアレイの場合と同様に、その他の別設の能
動素子、例えばレジスタをユニットセルと接続すること
ができる。本発明の構成では、これらの能動素子が入力
が接続している同一のスイッチング平面にだけ作用でき
るのではなく、結合用としても利用され、その場合、能
動素子の出力が他のスイッチング・マトリックスと接続
しているか、または能動素子の入力が接続しているスイ
ッチング平面とは別のスイッチング平面に作用する。従
って、１つの能動素子の入力及び／または出力はそれぞ
れ１つの、または複合された複数のスイッチング平面と
連携する。

外部出力も種々の態様で制御することができる。

特定のスイッチング平面が単数または複数の他のスイッ
チング平面の信号から出力信号゛を形成する機能を果す
ことができる。また、ユニットセルの外部に設けられた
能動素子が複数または単数のユニットセルの信号から出
力信号を形成できる。更に、ユニットセル内に出力制御
のための特定場所または導電パスを設けることができる
。実施可能な機能の多様性は一般にワイヤード論理機能
を利用することによって更に高められる。外部入力、能
動素子または外部出力と固定的に連ｆｊ！　１！ず、結
合素子を全く、または攬めて少数しか含まず、その代り
に、複数のスイッチング平面間に平均以上の個数の接続
素子を含むことによって定義づ（Ｊされる空き導電パス
を組込めば、本発明の構成の融通性を更に高めることが
できる。結合素子が全く存在しないか、存在しても極め
て少数・であることで、空き導電パスをどのスイッチン
グ平面とも固定的に連携させず、プログラミング部の、
従ってプログラミング装置及びプログラミング用樽電パ
スのコストを軽減し、基板面積の需要も軽減することが
できる。従って、この空き導電パスは冗長度を増すこと
なく、スイッチング平面を有効な態様で接続すると共に
多次元スイッチング構造内の遠隔点を効果的に接続して
多様な機能を得るのに好適である。

このように、本発明の構成では論理回路の特定部分を別
々のスイッチング平面に形成し、これらのスイッチング
平面を互いに接続し、場合によっては別設の能動素子を
介して互いに結合することにより、極めて狭い空間に複
雑な論理を実現できる。個々のスイッチング・マリトツ
クス間の接続部により、他のスイッチング平面の内部に
接続アクセスすることができるから、極めてコンパクト
な相互接続回路を構成できる。フィード・バックをスイ
ッチング・マトリックスの内外に設けた帰線を介して行
う必要はなく、多次元スイッチング構造の他のスイッチ
ング平面を介して行うことができる。このようなフィー
ドバックはその機能を任意に複雑化できる。

個々のスイッチング・マトリックスまたはスイッチング
平面間の接続は反転または非反転接続素子を介して行わ
れ、２つずつの、及び／または３つ以上ずつのスイッチ
ング・マトリックス間の接続が可能となる。接続素子の
需要と態様は接続ずべきスイッチング平面の機能に応じ
て異なる。

接続は固定的に予め設定してもよいし、プログラム自在
にしてもよい。また、個々のスイッチング平面間の接続
は、場合によっては、ドライバ機能をも兼備できる単方
向接続として実施してらよいし、両方向接続として実施
してもよい。接続は接続部に存在する特別な素子、例え
ばトランスミッション・ゲート、インバータ、ドライバ
、トランジスタ、ダイオードなどによって実現できる。

但し、接続の形成には結合素子を利用することもでき、
この場合、結合素子はスイッチング・ントリックスの２
つの導電パスを結合するのではなく、２つ以上のスイッ
チング・マトリックスを接続づる。これはこの結合素子
の端子構成を変えることによって達成される。この実施
態様の利点は場合によってはユニットセルの規則的な構
成を妨げる惧がある補足的なスペースを必要としない点
にある。

両方向性の非反転固定接続はモジュール製造に際して、
２つの配線平面間の絶縁を導電パス交差部において省略
することによって極めて簡単に実現できる。但し、この
接続には結合を解く機能はなく、信号を増幅することも
再生することもできない。

異なるスイッチング・マトリックスまたはスイッチング
平面間の接続部の密度及び空間的分布はこの構成に期待
される融通性または特定論理回路の構成仕様を考慮して
適当に選択すればよい。更に、個々のスイッチング・マ
トリックスの導電パスを特定の位置において、または２
つの交差点間で遮断できるようにする場合には、多次元
スイッチング構造内に個別のブロックを形成すればよい
。

これらのブロックのサイズ、個数及び機能はプログラミ
ングによって変えることができる。これにより、例えば
、任意の個数及び機能の記憶素子を多次元スイッチング
構造内の任意の固定位置に配設することができる。これ
によって得られる自由度は論理回路の極めて有効な実現
を可能にする。

何故なら、もはや２次元論理構造に拘束されないからで
ある。このことは関連ゾーンのＳ電パスが多数の非接続
部及び接続部を有する場合に特に顕著である。これによ
り、極めて規則的なユニットセルの全体構造の内部に新
しいロジックアレイ構造を形成することができる。

個々の２次元スイッチング平面は上述したような任意の
構造を具える。多次元スイッチング構ｊ青内で、個々の
２次元スイッチング平面は互いに同様の構成を具えても
よいし、互に異なる構造を具えてもよい。即ち、それぞ
れのスイッチング平面に公知ロジックアレイのＡＮＤア
レイ及びＯＲアレイを構成すればよい。また、場合によ
っては互いに異なる態様を具え、簡単なＡＮＤまたはＯ
Ｒ−スイッチング平面と混用できる複数のスイッチング
平面で完全なロジックアレイ構造を実現することも可能
である。

２つのスイッチング・マトリックスが機能Ｔｈいに９０
゛　または　１８０°回転された状態となるようにこの
両スイッチング・マトリックスに結合素子を配設するこ
とが好ましい。口のようにすれば、規則的な構成を妨げ
たり、チップ面積を広くしたすせずにより複雑な機能性
が得られる。この利点はフィードバックが複雑な場合に
特に有意義である。これにより、本発明の構成による論
理回路の設計に従来のロジックアレイには無かった自由
度が加えられる。

１つの導電パスの各部をユニットセルを構成する異なる
スイッチング平面と連携させることもできる。このよう
にすれば、２つ以上のスイッチング平面を点接続ではな
く線接続できるから、スイッチング平面を機能上緊密且
つ複雑に相互接続することができる。この場合、接続に
利用される導電パス部分をこれと共線関係にある残りの
導電パス部分から分離することも考えられる。その場合
、接続は横断方向導電パスを介してのみ行われる。

これに反して、接続用の導電パス部分を分離しなければ
、作用方向が最初に述べた接続の作用方向と直交するか
ら、より鍬能的な接続が１４られる。

本発明のその他の特徴は、明細書中の従、属特許請求の
範囲に記載されまた図面に沿った実施例に関する以下の
説明から明らかになるであろう。

第１図は、論理機能の切換えを可能にするロジックアレ
イ１０の形態をとるユニットセルを示す。

ロジックアレイ１０は横列方向導電パス１４及びこれと
交差する縦列方向導電パス１６を有するＡ　Ｎ　Ｄ　／
’レイ１２と、横列方向導電パス２０及び縦列方向導電
パス２２を有するＯＲアレイ１８を含む。互いに交差す
るＡＮＤアレイの導電パス１４．１６とＯＲアレイ１８
の導電パス２０．２２はこの実施例のＡＮＤアレイ１２
ではダイオード、ＯＲアレイ１８ではトランジスタから
成る結合素子２４．２６を介して互いに結合している。

製造されたばかりのユニットセルにおいては、この実施
例の場合、すべての結合素子が活性化状態にある。特定
の結合素子２４及び／または２６を不活性化して特定の
論理機能を切換えることによってユニットセルを゛パー
ソナル化″する。

この実施例の場合、結合素子２４．２６と被結合導電パ
スの１つとの接続を遮断することによってこのパーソナ
ル化が行われる。

ＡＮＤアレイ１２の入力２８において、分相器３０を介
して導電パス１４に入力信号が反転及び非反転形式で供
給される。△ＮＤアレイ１２の導電パスに出力信号が現
われると同時にこの出力信号はＯＲアレイ１Ｂの導電パ
スへの入力信号を形成する。ＯＲアレイ１８の出力信号
はこの実施例の場合能動素子３２を介して外部出力３４
に供給される。ＡＮＤアレイ１２の導電パス１６及びＯ
Ｒアレイ１８の導電パス２０はプルアップ素子として作
用する抵抗３６及びプルダウン素子として作用する抵抗
３８を介して動作電圧源及びアースとそれぞれ接続する
。

第１図に示した実施例から明らかなように、導電パス１
６を介してＡＮＤアレイ１２においてワイヤードＯＲ接
続が、導電パス２０を介してＯＲアレイ１８においてワ
イヤードＯＲ接続が行われる。この意味で、これらの導
電パスはプログラミング部４０、４２においてそれぞれ
行われる結合素子２４．２６の活性化及び不活性に関連
して固有の論理機能を行う。

第２乃至４図においては、各図に共通の部分にはそれぞ
れ共通の参照番号を付しである。これらの図に略示した
セル構造はいずれも横夕１１方向の導電パス４６及び縦
列方向の導電パス４８を有する実線で示す第１スイツチ
ング・マトリックス４４を含む。

導電パス４６．４８は結合素子５０を介して任意のアレ
イ構造と互いに結合している。スイッチング・マトリッ
クス４４の構成は任意であるから、導電パス４６、４８
間のすべての結合素子５０を具体的に図示しなかった。

結合素子は第１図から明らかな態様で構成すればよい。

第２図において、破線で示しである横列方向の導電パス
５４及び縦列方向の導電パス５６を含む第２スイツチン
グ・マトリックス５２が第１スイツチング・マトリック
ス４４と交差する前記導電パス５４゜５６は、第１スイ
ツチング・マトリックス４４のｉＪＪ　Ｍパス４６の間
及び導電パス４８の間にそれぞれ位置し、それぞれの導
電パス５４と５６とは結合素子５８を介して互いに結合
している。ここでもすべての結合素子の具体的な図示は
省略した。スイッチング・マトリックス４４．５２の結
合素子５０．５８はスイッチング・マトリックス４４．
５２が、同じまたは異なるアレイ構成を具えるように実
施することができる。

両スイッチング・マトリックス４４．５２には任意の数
のインターフェース６０を設け、必要に応じてこのイン
ターフェースにおいて導電パス４６．４８．５４及び５
６を例えば遮断することができる。

両スイッチング・マトリックス４４．５２はそれぞれの
導電パス４６と５６、及び４８と５４の所定の交差点に
おいて接続素子６２を介して接続しているか、または互
いに接続可能である。その場合、接続部をスイッチング
構造全域に規則的に分布させるか、またはスイッチング
構造の特定域に予め設定し、特に遮断可能なマトリック
ス回路の場合には、複唯に錯綜した回路及び回路素子を
実現するため、この特定域において接続素子６２の厚さ
を他の領域よりも大きくすればよい。

本発明のスイッチング構造を２つのスイッチング平面に
論理分割するには、必ずしもスイッチング・マトリック
ス４４．５２を実際にモジュール基板の互いに間隔を保
った２つの平面に配置しなくてもよい。即ち、製造技術
上の理由から、むしろ、スイッチング・マトリックス４
＝１．５２の横列方向導電パス４６．５４を第１配線平
面に、縦列方向導電パス４８．５６を前記第１配線平面
から距離を隔てた第２配線平面に配置こする。特定のス
イッチング・マトリックス４４または５２に屈するそれ
ぞれの′４雷パス４６．４８または５４．５６だけを図
面に略示した結合素子５０または５８を介して互いに結
合できるようにすれば、接続部６２においてのみ互いに
電気的に接続しているか、または接続可能な２つの別々
のスイッチング・マトリックスが形成される。この場合
、スイッチング・マトリックス間の接続は既に述べたよ
うに種々の方法及び態様で達成できろ。

第４図の場合、接続部６４において、両スイッチング・
マトリックス４４．５２のいずれか一方と連携する結合
素子を利用して両スイッチング・マトリックス４４．５
２を接続させである。

それぞれ複数の中間回路を介して上記構成をより多くの
スイッチング平面に拡張できろことはいうまでもない。

原理的にはスイッチング平面の数は無制限である。しか
し実際問題として、余り多くのスイッチング・レベルを
詰め込むのは好ましくない。何故なら、利用可能なチッ
プ面積及び処理速度を考えれば、論理回路平面が極めて
多い場合、各平面内で実現可能な論理動作は比較的少な
くなるからである。

能動素子は第３図に示すようにユニットセルの辺縁戚に
配置し、既に述べたように種々の態様で単数または複数
のスイッチング・マトリックスと接続することができる
。第３図に図示した例では、両スイツヂング・マトリッ
クス４４．５２が能動素子６６を介して互いに接続して
いる。例えば別設のレジスタ、外部入／出力などの詳細
な図示はこれらの素子とアレイとの接Ｐ−態様が既に公
知であることから、敢えて省略した。

第３図の実施例ではスイッチング・マトリックス４４．
５２が互いに　１８０°回転させた位置に配置してあり
、結合素子５８の配置もこれに対応させである。作用方
向をこのように変えることで、１つの論理回路平面から
他の論理回路平面への移行に際して、複惟な機能やフィ
ードバックが極めて簡単に行われる。

第３図において６８は破線で示す左半分がスイッチング
・マトリックス５２と連携し、実線で示ず右半分がスイ
ッチング・マトリックス４４と連ｉｊｔ、；−！Ｊる導
電パスである。この導電パスの何れか一方の部分を複数
のスイッチング・マトリックスと併用Ｊれば、スペース
を著しく節約した論理回路を構成できる。この場合、導
電パスの各部分は、スイッチング・マトリックスの接続
を特にプログラミング自在に形成できるように互いに分
離させてｂよいし、接続してもよい。

第４図において、鎖線７０は予め両スイッヂング・マト
リックス４４．５２の何れとも連携させられていないか
、外部入／出力及び能動素子と接続していない空き導電
パスである。このような空き導電パスは論理回路構成の
融通性を高める。第４図に示す実施例の場合、この空き
導電パス７０により、両スイッチング・マトリックス４
４．５２０Ｈいに空間的に遠隔の点を互いに直接接続す
ることができる。

空きＳ電パス７０は幾つかの結合素子を制御し、この制
御下に結合素子は他の導電パス４６．４８．５４゜５６
のスイッチング状態に影響を与えるから、特に途切れな
い直線的なプロセスにおいてその機能性は著しく拡充さ
れる。

既に述べた利点の他に、本発明のスイッチング構造は１
つのアレイ構造の範囲内で新しいスイッチング喋能を実
現するだけでなく、例えば、それぞれのスイッチング平
面に別々の機能を連携させることをも可能にする。例え
ば、１つの平面が場合によってはユニットセルの辺縁戚
に設けられた能動素子６６（第３図示）を補うような能
動素子機能を宋すことができる。スイッチング平面の範
囲内でこれらの能動素子の機能及び個数をプログラミン
グすることができる。而もこれらの素子は他のスイッチ
ング平面に直接アクセスするから、より有効に作用する
。このことは従来のアレイ構造に１つの自由度が加えら
れることを意味する。

本発明のスイッチング構造の他の有利な用途として、例
えば個々のスイッチング平面が母線信号の処理や制御機
能の実行を割当てられるデータ処理の分野が考えられる
。

本発明のスイッチングＭ４造の他の右利＜ｒ用途を示唆
する特徴として、例えば１つの論理動作レベルの機能を
他の論理回路平面によってモニターすることかできる。

エラーが発生した場合、この機能的に上位の論理回路平
面が別の論理回路平面にエラーのある論理動作レベルの
機能を実行するよう委託することができる。

本発明構成の利点を活用する他の実用例としてＷ　ｅ　
ｉ　ｎｂｅｒｇｅｒのＰＬＡ　（プログラマブル・ロジ
ック・アレイ）加算器がある（ＩＢＭ　　Ｊｏｕｒｎａ
ｌｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄ　［）ｅｖｅｌｏｐ
ｍｅｎｔ、第２３巻第２号。

１９７９年３月刊行に掲載されたＡ　、　Ｗ　ｅｉｎｂ
ｅｒｇｅｒの論文”）−１ｉｇｈ　３ｐｅｅｄ　　Ｐｒ
ｏｇｒａｍｍａｂｌｅ　ｌｏｇｉｃＡｒｒａｙ　　Ａｄ
ｄｅｒｓ　”を参照されたい）。このＰＬＡ加算器では
、４つの入力が専用のデコーダで一緒に復号され、ユニ
ットセルで処理されたのら、排他的ＯＲゲートで総括さ
れる。この構造は特に加算用としてレイアウトされてい
るため、従来のロジックアレイ・モジュールでは実現で
きない。

これに反し、本発明のモジュールを利用すればこれは実
現可能である。即ち、第１スイツヂング平面において入
力を復号し、第２スイツチング平面で処理し、その結果
を排他的ＯＲ機能を行う第３平面で総括し、出力へ導く
。同様に、本発明の原理を演砕論理装古に応用すること
ができる（ＩＢＭ　　Ｊｏｕｒｎａ＋　Ｏｆ　Ｒｅ５ｅ
ａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ。

第２４巻第１号、　１９８０年１月刊行に掲載されたＭ
。

３　、　Ｓｃｈｍｏｇｌｅｒの論文“ＤｅＳｉ（ｌｎ　
　ｏｒ　ｌａｒｇｅ　ＡｍＵ　Ｓ　　ｕｓｉｎｇ　ｍｕ
日１ｐｌｅ　Ｐ　Ｌ　Ａ　−ｍａｃｒｏｓ”を参照され
たい）。これらの実用例から明らかなように、本発明の
ロジックアレイ・モジュール構成は新しい用途を可能に
し、従って、従来のロジックアレイとは異なり、従来の
ロジックアレイでは得られない長所を具えるものである
。

【図面の簡単な説明】

第１図は従来のロジックアレイの一部を示す簡略図、第
２乃至４図はそれぞれ２つのスイッチング・マトリック
スを含む本発明のスイッチング構造を略示する俯撤図で
ある。 １０・・・ロジックアレイ　１２・・・ＡＮＤアレイ１
４・・・横列方向導電パス　１６・・・縦列方向導電パ
ス１８・・・ＯＲアレイ　２０・・・横列方向導電パス
２２・・・縦列方向導電パス　２８・・・入力３２・・
・能動素子　３４・・・外部出力４４・・・第１スイツ
チング・マトリックス５２・・・第２スイツチング・７
１へワックス５０、５８・・・結合素子　６０・・・イ
ンターフェース６２・・・接続素子　６Ｇ・・・能ＩＩ
水素子０・・・空き導電パス 特許出願人　　ニックスドルフ　コンビコータアクチェ
ンゲゼルシャフト 第２図

Claims (1)

1. 【特許請求の範囲】 （１）基板上に、少なくとも１つのユニットセルと、信
   号を入／出力しユニットセルの機能を拡充する能動素子
   ６６とを構成し、前記ユニットセルが交差点において活
   性化または不活性化可能な結合素子５０；５８を介して
   結合可能な縦列方向及び横列方向導電パス４８、４６；
   ５６、５４から成り、前記結合素子が一方の導電パスの
   論理スイッチング状態に応じてこれと交差する導電パス
   の論理スイッチング状態を制御し、前記交差する導電パ
   スを介して論理動作が行われるようにする集積技術によ
   つて製造される集積回路レイアウト用ロッジクアレイ・
   モジュールであつて、互いに平行な横列方向導電パス４
   ６；５４及び縦列方向導電パス４８；５６を含む少なく
   とも２つの互いに独立のユニットセルが構成され、一方
   のスイッチング・マトリックス４４または５２の横列方
   向導電パス４６；５４及び縦列方向導電パス４８；５６
   が他方のスイッチング・マリトツクス５２または４４の
   縦列方向導電パス５６；４８及び横列方向導電パス５４
   ；４６とそれぞれ交差するようにユニットセルの結合素
   子５０、５８を配置したことと、一方のスイッチング・
   マトリックス４４；５２の少なくとも一方の導電パス４
   ６、４８；５４、５６を、接続素子６２を介して他方の
   スイッチング・マトリックス５２；４４の少なくとも一
   方の導電パス５４、５６；４６、４８と接続できるよう
   になされたことを特徴とするロジックアレイ・モジュー
   ル。 （２）スイッチング・マトリックス４４、５２の総ての
   横列方向導電パス４６、５４が第１配線平面に、スイッ
   チング・マトリックス４４、５２の総ての縦列方向導電
   パス４８、５６が前記第１配線平面に対して絶縁された
   第２配線平面にそれぞれ位置するようにスイッチング・
   マトリックス４４、５２を互いに積み重ねたことを特徴
   とする特許請求の範囲第（１）項に記載のロジックアレ
   イ・モジュール。 （３）少なくとも一方のスイッチング・マトリックス４
   ４、５２が他方のスイッチング・マトリックスとは異な
   るアレイ構造を有することを特徴とする特許請求の範囲
   第（１）項または第（２）項に記載のロジックアレイ・
   モジュール。 （４）スイッチング・マトリックス４４、５２がその論
   理機能に関して互いに回転角度配置を与えられるように
   両スイッチング・マトリックス４４、５２内に結合素子
   ５０、５８を配置したことを特徴とする特許請求の範囲
   第（１）項乃至第（３）項に記載のロジックアレイ・モ
   ジュール。 （５）スイッチング・マトリックス４４、５２がそれぞ
   れ異なる周囲長を有することを特徴とする特許請求の範
   囲第（１）項乃至第（４）項に記載のロジックアレイ・
   モジュール。 （６）少なくとも一方のスイッチング・マトリックス４
   ４、５２がＡＮＤ機能を行う部分マトリックス及びＯＲ
   機能を行う部分マトリックスを含む完全なロジックアレ
   イ構造を有することを特徴とする特許請求の範囲第（１
   ）項乃至第（５）項に記載のロジックアレイ・モジュー
   ル。 （７）少なくとも１つの接続素子６２により、２つ以上
   のスイッチング・マトリックス４４、５２の導電パス４
   ６、４８；５４、５６を互いに接続するように構成した
   ことを特徴とする特許請求の範囲第（１）項乃至第（６
   ）項に記載のロジックアレイ・モジュール。（８）少な
   くとも１つの導電パス６８をその部分ごとに少なくとも
   ２つの異なるスイッチング・マトリックス４４、５２と
   連携させ、前記導電パスの各部分が互いに分離されてい
   るか、互いに固定的に接続されているか、またはプログ
   ラムに従つて接続遮断可能な過渡部を有することを特徴
   とする特許請求の範囲第（１）項乃至第（７）項に記載
   のロジックアレイ・モジュール。 （９）少なくとも１つの接続素子６４をスイッチング・
   マトリックス４４、５２の結合素子で構成したことを特
   徴とする特許請求の範囲第（１）項乃至第（８）項に記
   載のロジックアレイ・モジュール。 （１０）スイッチング・マトリックス４４、５２間の少
   なくとも１つの接続部６２がプログラムに従つて接続遮
   断自在な接続素子、または単方向接続素子の場合には伝
   送方向に切換え可能な接続素子を含むことを特徴とする
   特許請求の範囲第（１）項乃至第（９）項に記載のロジ
   ックアレイ・モジュール。 （１１）接続素子を信号調節接続素子として構成したこ
   とを特徴とする特許請求の範囲第（１）項乃至第（１０
   ）項に記載のロジックアレイ・モジュール。 （１２）少なくとも１つの能動素子の入力及び／または
   出力を複数のスイッチング・マトリックス４４、５２の
   導電パスと接続したことを特徴とする特許請求の範囲第
   （１）項乃至第（１１）項に記載のロジックアレイ・モ
   ジュール。 （１３）ユニットセルのすべての出力を個々のスイッチ
   ング・マトリックス４４、５２と接続したことを特徴と
   する特許請求の範囲第（１）項乃至第（１２）項に記載
   のロジックアレイ・モジュール。 （１４）ユニットセルが外部入力とも、能動素子とも、
   外部出力とも連携せず、接続素子６２を介して少なくと
   も２つの他の導電パス４８、５６と接続している空き導
   電パス７０を含むことを特徴とする特許請求の範囲第（
   １）項乃至第（１３）項に記載のロジックアレイ・モジ
   ュール。 （１５）少なくとも１つの空き導電パス７０を他の導電
   パスに比較して極めて少数の結合素子と、これらの結合
   素子が空き導電パス７０の制御下に、交差導電パス４８
   、５６のスイッチング状態に影響を与えるように結合し
   たことを特徴とする特許請求の範囲第（１４）項に記載
   のロジックアレイ・モジュール。 （１６）少なくとも１つのスイッチング・マトリックス
   ４４、５２の少なくとも１つの導電パス４６、４８；５
   ４、５６がプログラムに従つて接続状態から遮断状態に
   、または遮断状態から接続状態へ切換わることのできる
   インターフェース６０を含むことを特徴とする特許請求
   の範囲第（１）項乃至第（１５）項に記載のロジックア
   レイ・モジュール。 （１７）ユニットセルにおけるインターフェース６０の
   密度及び／または接続部６２の密度が不均一であること
   を特徴とする特許請求の範囲第（１６）項に記載のロジ
   ックアレイ・モジュール。