JP2673888B2 - 集積回路を電気的に試験する方法および装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路（IC）チツプのような高密度電子装
置の試験を助ける新規な構造に関するものである。

〔従来技術およびその問題点〕

多数の電子回路を１個の集積回路（IC）上に集積する
性能を有する進歩した半導体技術が、コンピユータのよ
うな諸機能のコストを大幅に低減した。また、寸法、重
量および相互接続数の減少によつて電子装置の信頼度お
よび可搬性も向上した。しかし、集積回路内の回路の数
が増加したことによつて１つの重大な問題、すなわち、
あらゆる状況の下において集積回路が仕様で定められた
諸機能を実行することを確認するためにどのようにして
集積回路を試験するかという問題、および集積回路がそ
れらの仕様に従つた動作を行わない時に障害の真の性質
がどのようなものであるかをどのようにして決定するか
という問題が生じてきた。

複雑な集積回路の試験には、集積回路内の全ての回路
の状態を制御し、観察するために多数の試験点を集積回
路上で利用できることが必要とされる。試験点というの
は、集積回路上の電気的な点であつて、それらの電気的
な点に存在する信号を測定し、またはそれらの電気的な
点に信号を注入するために、集積回路の外部の試験用電
子装置からアクセスできるような電気的な点として定義
される。集積回路により多くの試験点を付加するための
コストは、機械的な手段により全体的に接触させられる
試験点が広い面積を占め、そのために集積回路が非常に
大きくなり、したがつてコストが上昇して、低速になる
ことである。外部の試験用電子装置を集積回路へ電気的
に接続できる集積回路上の場所のことをプローブ点と呼
ぶ。プローブ点により占められる面積を最小限に抑え
て、しかも試験点の数を増加するために過去数年間にわ
たつて種々の試験構造が開発されてきた。それらの技術
について以下に説明する。

最も一般的な試験構造は集積回路上に信号入力パツド
と信号出力パツドの使用を基にしている。それらの入力
および出力（I/Oとも呼ばれる）パツドは、外界と通信
できるようにあらゆる集積回路に設けられ、それらの入
力パツドと出力パツドは主入力パツドおよび主出力パツ
ドと呼ばれる。一般的に使用される試験技術において
は、種々の試験パターンが集積回路の主入力パツドへ与
えられ、集積回路の主出力パツド上の信号が観察され
て、あらゆる試験状況の下において集積回路チツプが正
しく機能することを確認する。

多くの場合に、集積回路を完全に試験するためには、
主入力と主出力は適切な制御可能性と観察可能性とをも
たらすものではない。時には、付加試験点が集積回路に
加えられて付加プローブ点を生じさせる。それらの付加
プローブ点で機械的な手段により付加試験点を外部の試
験電子装置へ接続できる。アイ・イー・イー・イー、19
73、シンポジウム・オン・フオールト・トレラント・コ
ンピユーテイング（IEEE,1973 Symposium on Fault Tol
erant Computing）（FTC-3）37ページ所載のジエー・ビ
ー・ヘイス（J.P.Hayes）他による「テスト・ポイント
・プレイスメント・ツー・シンプリフアイ・フオールト
・デテクシヨン（Test Point Placement To Simplify F
ault Detection）」と題する論文には、集積回路の試験
可能性を改善するために付加試験点を設ける方法が記載
されている。しかし、この論文には本発明において開示
される容易にアクセスできる多次元試験点アレイの構造
は示されていない。

この技術は、集積回路内の回路の数が数千より多くな
ると実用できなくなる。その場合には、いわゆる「走査
試験（ピーアールオーシー・アイ・イー・イー・イー
（Proc.IEEE）71巻、1983年１月号、98〜112ページ所載
のテイー・ダブリユー・ウイリアムズ（T.W.Williams）
およびケー・ピー・パーカー（K.P.Parker）の「デザイ
ン・フオー・テスタビリテイーア・サーベイ（Design f
or Testability-A Surbey）」と題する論文参照）、ま
たはいわゆる「レベル感知走査デザイン」（ピーアール
オーシー、14回、デザイン・オートメーシヨン・シーオ
ーエヌエフ（Proc.14th Design Automation Conf.）197
7年６月、77CHI216-1C、462〜468ページ所載のイー・ビ
ー・アイケルバーガー（E.B.Eichelberger）およびデイ
ー・ダブリユー・ウイリアムズ（T.W.Williams）による
「ア・ロジツク・デザイン・ストラクチヤー・フオー・
エルエスアイ・テステイング（A Logic Design Structu
re For LSI Testing）」と題する論文、およびアイ・イ
ー・イー・イー・デザイン・アンド・テスト（IEEE Des
ign and Test）、第２巻、第２号、1985年４月、437〜4
52ページ所載のイー・ジエー・マツクラスキー（E.J.Mc
Clusky）による「ビルト・イン・セルフテスト・テクニ
ツク（Built-in Self-Test Techniques）およびビルト
・イン・セルフテスト・ストラクチヤ（Built-in Self-
Test Structures）」と題する論文参照）技術が用いら
れる。それらの技術は集積回路中のフリツプフロツプ回
路のような記憶素子を基にしている。集積回路チツプ内
の与えられた設定点に希望の信号を発生するため、また
は前記集積回路内の与えられた設定点において信号を観
察するために、それらのフリツプフロツプ回路は外部か
ら制御される。また、非常に少数の付加プローブ点を必
要とするだけでそれらの記憶素子の全てを外部の電子装
置により直列にアクセスできるように、それらの記憶素
子はシフトレジスタとして一緒に直列接続される。この
ように、それらの技術は、集積回路チツプ上の主入力パ
ツドおよび主出力パツドにより設けられる試験点に加え
て、集積回路に付加試験点を導入することに成功した。
それらの技術の主な欠点は、集積回路に付加される各付
加試験点に面積を占め、かつ動作速度を低下させるフリ
ツプフロツプ回路を必要とすることである。

米国特許第3,806,896号、第4,293,919号および第4,51
3,418号明細書には、集積回路中のフリツプフロツプ回
路を付加試験点として使用できること、および非常に少
数のプローブ点を通じてフリツプフロツプ回路をアクセ
スできるようにそれらのフリツプフロツプ回路をシフト
レジスタとして一緒に直列接続できることが記載されて
いる。それらの文献に記載されている技術は、試験目的
のために用いられるフリツプフロツプ記憶素子の数に等
しい限られた数の付加試験点を設ける点、およびそれら
の付加試験点はただ１つの次元で一緒に接続されて直列
シフトレジスタを形成する点で本発明と区別できる。本
発明は場所を占めるフリツプフロツプ記憶素子を必要と
せず、前記米国特許明細書に記載されている技術で設け
ることができる数よりも非常に多くの試験点を集積回路
に設けるために、試験点が２次元または３次元的にアク
セスされる。

米国特許第4,240,857号明細書には試験パターン発生
および試験出力データ圧縮および分析のために直線帰還
シフトレジスタ（LFSR）を使用することが記載されてい
る。この米国特許明細書には格子をベースとする多次元
構造は示されていない。米国特許第4,423,509号明細書
には、集積回路上において付加試験点としてフリツプフ
ロツプを使用するための更に別の技術が記載されてい
る。この技術は、用いられる各フリツプフロツプに対し
てただ１つの付加試験点を発生すること、および多数の
試験点を発生するために多次元格子構造を示していない
点が本発明とは異なる。

集積回路の集積化レベルが10000ゲートおよびそれ以
上のレベルまで高くなると、可能なあらゆる信号の組合
わせを経済的に励振できず、かつ集積回路内の全ての回
路の状態を質問できないから、上記技術は全く不適切に
なる。したがつて、集積回路が製品に採用されるまでに
集積回路中の障害が全て発見される可能性が必ずしもな
いという大きな危険が存在する。後になつて集積回路が
重要な用途において故障し、多額の再設計費用の支出、
製品の回収を余儀なくされ、非常に大きな責任を負わさ
れるおそれが生ずる。

最近、集積回路により多くの試験点を設けることがで
きるように、プローブ点を小さくするいくつかの新しい
技術が提案されている。それらの新技術は、集積回路の
試験信号を探るために電子ビームまたはレーザ光ビーム
を用いる。レーザビームまたは電子ビームの物理的な直
径は、以前用いられていた機械的なプローブと比較して
極めて小さくできる。したがつて、それらの技術は面積
を占める大きなプローブ点を必要としない。そのような
ビームを利用できることによつて、集積回路上の限られ
た数の主I/Oパツドにより課される諸制約が除かれる。
いまではほとんどの信号ノードをそれらのビーム技術に
より探ることができる。しかし、それらの技術は非常に
精密で複雑な位置合わせおよび集束装置と、真空室およ
び高価なレーザビーム源や電子ビーム源を必要とするか
ら、そのような技術はそれを使用できないほどの費用を
要することにもなる。それらのビーム技術のその他の欠
点は、集積回路上のノードを１度に数個しか制御または
観察できないこと、および集積回路の試験に非常に長い
時間を要することである。

〔発明の概要〕

本発明の試験構造は、集積回路チツプの綿密な試験の
ために多数の試験点を設けることにより上記諸問題を解
決し、しかも集積回路上で非常に狭い面積しか占めず、
真空室、電子ビーム源あるいはレーザビーム源のような
高価な機器は必要としない。これは集積回路の二次元ま
たは三次元の試験点アレイを用いることにより達成され
る。上記の従来技術とは異なる本発明の顕著な特徴は、
長い計算を必要とすることなしに障害の正確な場所を直
ちに探すことができることである。これによつて新しい
設計の迅速な障害発見と確認を行うことができる。

本発明は、集積回路中に試験点のアレイを付加するこ
とにより、超大規模集積回路の電気的試験を100％まで
行えるようにした新規な試験構造を提供するものであ
る。本発明の最も広い面によれば、本発明の試験構造は
外部からアクセスできる「プローブ線」と「センス線」
の多次元アレイであつて、プローブ線とセンス線の各交
点に電子スイツチを有するようなプローブ線とセンス線
の多次元アレイで構成される。プローブ線とセンス線は
プローブ点により外部の試験用電子装置へ電気的に接続
される。各電子スイツチの一端が集積回路の試験点のう
ち電気信号を測定または制御すべき試験点へ結合され、
スイツチの他の端部が前記センス線へ結合される。電子
スイツチのオン状態とオフ状態がプローブ線により制御
される。したがつて、ある時に信号レベルをプローブ線
に加え、センス線に存在する信号を外部からモニタする
ことにより、プローブ線とセンス線のあらゆる交叉点に
おける電気試験信号を測定できる。たとえば100本のプ
ローブ線と100本のセンス線で構成されている100×100
の二次元アレイによつて集積回路の10000個までの試験
点を直接に測定できるが、機械的なプローブを介して外
部の試験用電子装置に接続しなければならない付加プロ
ーブ点は僅かに200個しか必要としない。しかし、この
外部プローブ点の数は、試験されている集積回路上の直
列／並列シフトレジスタで構成された専用のチツプ上試
験電子装置を用いてプローブ線とセンス線をアクセスす
ることにより更に減少できる。このようにして、上記の
ように200個の外部プローブ点を必要としていたことと
比較して、外部プローブ点の数を10個以下に減少でき
る。試験点における信号の有無を測定できることに加え
て、この試験構造は電圧の振幅、電子回路の電流の発生
と消費の性能のようなアナログパラメータの測定も行え
る。それらのアナログ測定により試験中のデバイスの速
度マージンとノイズマージンを非常に良く測定できる。

本発明の目的は、集積回路を完全に試験できるように
し、集積回路が試験に合格しなかつた時はその障害の場
所を的確に探し、その障害が起きた諸条件を知ることを
可能にすることにより集積回路の品質を向上させること
である。

本発明の更に広い面によれば「プローブ線」と「セン
ス線」は、集積回路を構成している各種の回路を個々の
独特にアドレスできる二次元または三次元のアドレツシ
ング技術を構成する。

本発明のより広い面によれば、集積回路のような電子
装置内の試験点を制御または観察するために、レーザビ
ームまたは電子ビームがセンス線とプローブ線の少くと
も一方と、適切な電子スイツチに組合わされる。

本発明の別の面によれば、本発明の試験構造を集積回
路の試験電子装置に組合わせることができる。その試験
電子装置は試験パターンを発生できるとともに、試験信
号の測定、格納および分析を行うことができる。「レベ
ル検出走査設計」、「走査試験」、または組込み論理ブ
ロツク観察」等のような従来のオンチツプ試験技術を本
発明の試験構造に組合わせて、従来の試験技術よりも改
良した試験を行えるようにできる。

本発明の更に別の面によれば、試験中の回路を流れる
電流を、その回路が正しく機能しているか否かを判定す
るための指標として測定するために、その回路への電源
線として前記プローブ線と前記センス線を使用できる。

本発明のより特定の面によれば、プローブ線とセンス
線を探すために要する面積を最少にする、半導体ウエハ
ー上のプローブ線とセンス線の配置が得られる。

〔実施例〕

以下、図面を参照して本発明を詳しく説明する。

高密度集積回路を適切に試験するためには集積回路中
に多数の試験点を必要とする。試験点というのは、信号
を回路中に注入でき、または外部の試験用電子装置によ
り信号をモニタできる集積回路上の場所を意味する。理
想的には各試験点にプローブ点が組合わされる。プロー
ブ点というのは、外部の試験装置を、通常は非常に細い
金属製プローブにより、集積回路へ電気的に接続できる
ような集積回路上の場所として定義される。それらのプ
ローブ点により、種々の条件の下において、試験装置は
既知信号を集積回路中の種々の回路の入力端子へ注入で
き、またはそれらの回路の出力を観察できる。集積回路
中の各回路についてこの処理を行うことにより、各回路
が所要の機能を実行することを確認でき、したがつて集
積回路全体が所要の機能を実行できると結論できる。集
積回路の回路密度が絶えず高くなつているから、必要な
プローブ点の数が許容できないほど増加して、それらの
プローブ点により占められる面積が集積回路のコストと
性能の大きな割合を占めることになる。集積回路上の多
数の試験点をアクセスするために限られた数のプローブ
点を使用するいくつかの技術が提案されている。それら
の技術は、１）集積回路における付加試験点として用い
られ、しかも従来の機械的なプローブ点よりも占有面積
の小さいフリツプフロツプおよびシフトレジスタのよう
な電子的記憶素子を含むものと、２）プローブ点の面積
を小さくするために機械的なプローブの代りに非常に細
いレーザ光ビームまたは電子ビームを使用するもの、と
の２つの種類に分けられる。

本発明は、第１図に示すように、集積回路の面積をあ
まり犠牲にすることなしに、試験点の数を最大にする完
全に異なる新規な技術を開示するものである。論理ゲー
トＧ（1,2）とＧ（1,3）のようないくつかの電子回路を
含む典型的な集積回路が第１図に示されている。この集
積回路はチツプの周縁部に、信号を集積回路と外部の装
置の間で交換し、電力を集積回路に供給するために用い
られるいくつかの主入力パツドおよび主出力パツド（I/
Oパツド）４も有する。それらの主I/Oパツドはプローブ
点として従来２倍にされている。しかし、回路密度が高
くなるにつれて、主I/Oパツドをプローブ点として単に
使用するだけでは、集積回路中の全ての回路を適切に試
験することはもはや可能ではない。

ここで説明し、かつ第１図に示されている新規な試験
構造は、それの試験可能性を向上させるために、従来の
集積回路に下記の部品を付加することを要する。それら
の付加部品とは、プローブ線６と、センス線８と、プロ
ーブ線とセンス線の交点における電子スイツチ10と、プ
ローブ線とセンス線へそれぞれ接続される付加プローブ
点14,12とである。プローブ点というのは、外部の試験
用電子装置をプローブ線とセンス線へ接続するために用
いられる集積回路上の広い面積のパツドであつて、集積
回路の内部または外部に設けることができる。プローブ
線６は電子スイツチ10の制御端子へも接続され、センス
線８は電子スイツチ10の２つの切換え可能な端子の一方
へ接続される。他方の切換え可能な端子は集積回路２の
試験点へ接続される。その集積回路を試験するために、
その試験点における信号のレベルを測定または制御する
必要がある。

プローブ線６は互いに平行に、かつ互いに平行なセン
ス線８に対して垂直に配置される。電子スイツチ10は長
方形のアレイで配置される。任意の１本のプローブ線が
任意の１本のセンス線に接続されているたかだかただ１
個の電子スイツチを導通状態にできるようにして、プロ
ーブ線６は電子スイツチ10の制御端部へ接続される。

それらの付加部品により、従来可能であつたものより
多くの数の集積回路中の試験点を制御または観察するこ
とが可能である。たとえば、プローブ線P1を起動するこ
とにより、電子スイツチ11が導通状態にされる。すなわ
ち、その電子スイツチ11はそれの入力端子に存在する信
号をそれの出力端子へ伝えることができる。したがつ
て、回路Ｇ（1,2）の出力端子に存在する信号は電子ス
イツチ11を通つてセンス線S2へ送られ、プローブ点14に
接続されている試験装置により測定できる。電子スイツ
チ10,11は非導通状態にある時は出力点を入力点から切
離し、センス線に対して高インピーダンスの経路を呈す
る。プローブ線とセンス線を適切に選択することによ
り、プローブ線とセンス線の交点において電子スイツチ
に接続されている任意の試験点をモニタできる。したが
つて、たとえば、Ｎ本のプローブ線とＭ本のセンス線を
有する集積回路においては、Ｎ＋Ｍ個のプローブ点を付
加するだけで全部でＮ×Ｍ個の試験点を観察できる。更
に、回路Ｇ（1,2）を過励振することにより、回路Ｇ
（1,2）のような回路の出力を観察するため、または回
路Ｇ（1,3）のような回路への入力を制御するためにセ
ンス線８を使用できる。ある用途では、電子スイツチを
センス線と試験すべき集積回路への入力端子の間に接続
できる。第１図に示すように、そのような構成により、
適切なセンス線を選択することにより、センス線13から
の制御信号を試験中の回路の入力端子へ直接与えること
ができる。そのような用途においてはセンス線13のこと
を制御線と呼ぶことがある。

希望によつては、集積回路の正常な動作中に電子スイ
ツチ10のようなスイツチを自動的に非導通状態にするた
めに、プローブ線と第１図における基準電圧レベルの間
に抵抗16が接続される。集積回路が正常に動作している
間はその集積回路へ試験信号が与えられないようにする
ために、同様な抵抗をセンス線と電源の間に接続でき
る。

本発明の試験構造の詳しい例を第２図に示す。３本の
プローブ線（Pn,Pn＋1,Pn＋２）と３本のセンス線（Sm,
Sm＋1,Sm＋２）を含む大型の集積回路の一部がこの図に
示されている。アンド，ノア，ナンド，加算器等のよう
な電子回路が８個この集積回路の一部に含まれている。
それらの回路の出力がMOSFET（金属−酸化物−半導体電
界効果トランジスタ）スイツチ装置18を介してセンス線
へ送られる。そのスイツチ18はプローブ線により制御さ
れる。たとえば、プローブ線Pnにある「高レベル」信号
が、Pnにより制御されるMOSFETスイツチを導通状態に
し、アンドゲート、ノアゲート、ナンドゲートの出力端
子における信号をセンス線Sn,Sn＋1,Sn＋２へそれぞれ
送る。したがつて、３本のプローブ線すべてを１度に１
つづつ起動することにより、プローブ線とセンス線の交
点における９個の電気信号を３本のセンス線で測定でき
る。次に、異なる入力信号パターン群で集積回路を試験
する。それらの新しい入力パターンは集積回路中で発生
されるか、外部の試験電子装置から集積回路へ与えられ
るかの少くとも一方とすることができる。集積回路が正
しく機能することを確認するために必要な全ての入力信
号パターンの下で集積回路の全ての回路が試験されるま
で、このプロセスは繰返えされる。本発明の技術によ
り、回路へ与えられた入力信号および出力信号を測定で
きるから、試験中の回路の入力端子へ全ての必要な試験
パターンが与えられた時を決定することは容易である。
同様に、正しくない信号がセンス線において測定される
と、誤りを含んでいるセンス線と能動プローブ線の交点
にある装置を見つけることにより誤りの場所を直ちに知
ることができる。

試験点からセンス線への信号の転送を制御するために
スイツチを用いているが、第１図に示されているスイツ
チまたは第２図に示されているスイツチ18の代りにアン
ド、オア、排他的オア、ノア等の論理ゲートのようなス
イツチ可能な他の装置も使用できる。この技術の例が第
3a図に示されている。試験されている回路21の出力が排
他的オアゲート22によりセンス線20へ送られる。その排
他的オアゲートはプローブ線19により制御される。この
用途においては、排他的オアゲート22は非導通状態にお
いては、多数の出力を１本のセンス線へ接続できるよう
にするために、高インピーダンスを回路点に対して示さ
なければならない。

電子スイツチは第２図に示すようにMOSFET装置で構成
でき、またはバイポーラ接合トランジスタ、金属−半導
体電界効果トランジスタ（MESFET）、ジヨセフソン接合
装置、またはカリウムひ素装置のような他の電気的スイ
ツチング装置で構成できる。電気スイツチは、第3b図に
示すように、種々の構成で配置できる。この図において
は、試験中の回路25の出力はスイツチ26への制御入力と
して作用する。プローブ線23と回路25の出力が共に「オ
ン」である時だけセンス線24において高レベル信号が測
定される。そのような技術の利点は試験中の回路にかか
る負荷を減少することである。

上記の例においてはプローブ線同士とセンス線同士は
平行に、かつプローブ線とセンス線は互いに垂直に配置
されるが、プローブ線とセンス線は、多数の点で交叉す
る信号線の任意の不規則なアレイで一般に配置でき、各
交点にスイツチを上記のようにして挿入することにより
試験点とすることができる。更に、スイツチへの入力信
号は電子回路の出力にのみ関連させる必要はなく、実際
には主入力信号と、主出力信号と、クロツク信号と、集
積回路の種々の場所における電力レベルとを含む対象と
する任意の信号とすることができる。同様に、上記本発
明の技術を基にした一般的な試験のやり方においては、
線上の信号を測定するため、またはプローブ線上の信号
を制御するためにレーザビームまたは電子ビームを使用
するというような希望する種々の別の技術を使用でき
る。

試験される集積回路にオンチツプ試験電子装置を含ま
せることにより、プローブ線を励振し、かつセンス線を
観察するために必要なプローブ点の数を減少することが
可能である。オンチツプ試験電子装置の好適な使用法
は、プローブ線とセンス線に対応する情報を試験されて
いる集積回路のシフトレジスタに格納することである
（第４図）。そのシフトレジスタ27の出力はプローブ線
P1〜PNを制御する。それらの出力は試験中のある時刻に
はただ１本のプローブ線を起動させるように構成され
る。特定のプローブ線が起動されると、その特定のプロ
ーブ線により制御されるスイツチに接続されている試験
点に存在する信号はセンス線S1〜SMへ転送される。セン
ス線に存在する信号は次にそのセンス線に接続されてい
るシフトレジスタ28に格納される。この格納は、外部制
御信号を並列／直列制御器29へ与えてシフトレジスタ28
を並列モードに置き、クロツク30を１度オン状態にする
ことによつて行われる。そうするとセンス線に存在する
信号はシフトレジスタ28に格納される。次に、外部の試
験電子装置により分析するために、シフトレジスタ28に
格納されている信号をプローブ点32へ直列に読出す。こ
の読出しは、並列／直列制御器29へ外部制御信号を与え
てシフトレジスタ28を直列モードに置き、クロツク30を
Ｍ回オン状態およびオフ状態にすることにより行われ
る。同様に、プローブ線シフトレジスタ27に存在する制
御データを入力プローブ点33へ直列に与え、クロツク34
をＮ回オン状態とオフ状態にすることにより、そのデー
タを外部の試験電子装置からロードさせることができ
る。大規模な装置における多数の集積回路を同時に試験
できるようにするために、シフトレジスタの入力端子と
出力端子を他の集積回路の入力端子と出力端子へ直列接
続できる。センス線に存在する信号の振幅を測定するた
めに、センス線の出力端子とシフトレジスタの入力端子
の間に比較器を挿入できる。

データを格納するためにオンチツプシフトレジスタを
使用することにより、プローブ点の数を全部でＮ＋Ｍ個
から約６個に減少できる。実際に、本発明の技術を実現
するために必要なプローブ点の数の一層の減少は、プロ
ーブ線を制御するシフトレジスタ27を、試験中に外部デ
ータの入力する必要なしに通常のやり方でプローブ線を
１度に１回ずつ起動するカウンタのようなオンチツプ回
路を用いることにより行われる。

集積回路の正常な動作モードにおいては、全てのプロ
ーブ線P1〜PNが脱選択モードに置かれるから、試験中に
モニタされている試験点からセンス線は切離される。

上記のオンチツプシフトレジスタを使用すると、全て
のセンス線出力を１度に測定できることと対比して、出
力データは１度に１ビツトを測定できるだけであるか
ら、試験の速さが低下する。試験速度を上昇させる必要
とプローブ点の数を減少させる必要との間の妥当な折合
いは、シフトレジスタ28の出力端子32以外にいくつかの
出力端子を付加することにより達成できる。

ある場合には、センス線の出力とシフトレジスタの出
力をプローブ点へ与えてセンス線をウエハーレベルにお
いて直接探すことができるようにし、集積回路がパツケ
ージされた時に後で試験するためにシフトレジスタを調
べることのみを行えるようにする。

集積回路自体におけるセンス線データを外部の試験電
子装置へ送ることなしに、そのデータを分析および圧縮
することにより試験速度を一層向上させることができ
る。その場合には、新しいデータがセンス線に現われる
たびにセンス線の出力データを読出す必要はない。オン
チツプデータ圧縮技術の一例を第５図に示す。センス線
上で測定すべき信号は直線帰還シフトレジスタ（LFSR、
すなわちLinear Feedback Shift-Register）36へ与えら
れる。LFSRを基にしたデータ圧縮技術のようなデータ圧
縮技術についての詳しい説明が下記の文献に記載されて
いる。

1.アイ・イー・イー・イー・トランス・コンピユータ
ス（IEEE Trans.Computers）VOL.C−24,No.5、1975、５
月613〜620ページ所載のエヌ・ベノウイツツ（N.Benowi
tz）他の論文「アン・アドバンスド・フオールト・アイ
ソレーシヨン・システム・フオー・デジタル・ロジツク
（An Advansed Fault Isolation System For Digital L
ogic）」;2.アイ・イー・イー・イー・デザイン・アン
ド・テスト（IEEE Design and Test）Vol.2、No.2、198
5、４月、437〜444ページ所載のイー・ジエー・マツク
ラスキー（E.J.McClusky）の論文「ビルト・イン・セル
フ・テスト・テクニツクス（Built-in Self-Test Techn
iques）」。

第５図に示されている直線帰還シフトレジスタはデー
タ格納ラッチ38と排他的オアゲート40とで構成される。
クロック42がオン状態にされると、ラッチ38の出力信号
と、センス線44に存在するデータとが排他的オア操作を
される。排他的オアゲートの出力は直線帰還シフトレジ
スタの次段以降のラッチに格納される。直線帰還シフト
レジスタは、それに格納されている過去のデータを、セ
ンス線44からの新しいデータ入力と一緒に圧縮して保持
すると言う、特殊性を有する。このようにセンス線のデ
ータは、直線帰還シフトレジスタ内で圧縮され、プロー
ブ点43から時折り読み出すことができる。直線帰還シフ
トレジスタから読み出されたデータはセンス線における
過去のデータの特徴を内包しており、ほとんどの場合に
センス線で誤りが検出されたどうかを指示する。たとえ
ば、固定されている入力パターンについて、試験の各サ
イクル（その間に全てのプローブ線46が励振される）ご
とに、一回、直線帰還シフトレジスタのデータを読み出
すことができる。そうすると、試験構造がＮ本のプロー
ブ線で構成されるものとすると、直線帰還シフトレジス
タに格納されているデータは、Ｎサブサイクルごとに１
回読み出す必要があるだけである。データが読み出され
た後で、集積回路へ与えられる入力試験パターンが変え
られ、Ｎ本のプローブ線は、各プローブ線の駆動ごとに
センス線の読み出しを行う必要なしに、順次に駆動され
る。こうすることにより、試験電子装置から読出される
データの量がＮ分の１に減少することになる。集積回路
のセンス線データを圧縮するために、１カウント技術す
なわちパリテイ技術のようないくつかの他の周知の技術
も採用できる。一層詳しい試験を行えるようにするため
に、直線帰還シフトレジスタ信号とセンス線信号をプロ
ーブ点により外部の試験電子装置へ接続できる。

従来の試験構造とは対照的に、ここで説明している本
発明の本発明の技術により、二次元アドレツシング構造
を用いることによつて集積回路に非常に多数の試験点を
設けることができる。プローブ線が１つの次元を形成
し、センス線が別の次元を形成する。この二次元技術に
より、たとえばＮをプローブ線の数、Ｍをセンス線の数
として、Ｎ＋Ｍ個ではなくてＮ×Ｍ個のように、線の数
の倍数である数の試験点が発生される。同様に、三次元
集積回路または多数の集積回路の三次元パツケージング
を試験する時に、三次元構造を使用できる。各次元に10
0本の線を有するそのような三次元試験構造は1000000個
の試験点を生ずる。

三次元試験構造の一例を第６図に示す。この三次元試
験構造は３組の特殊な信号線で構成される。それらの特
殊な線というのはプローブ線PxとPyとセンス線Szであ
る。Pxプローブ線48とPyプローブ線50はスイツチ54によ
り二次元アドレツシング格子（大きさがＮ×Ｌ）を発生
するために用いられる。この二次元アドレス格子の出力
が電子スイツチ56の三次元アレイを制御するために用い
られる。スイツチ54の１つのスイツチング端子が電子装
置の電気的試験端子へ接続され、スイツチ56の他の端子
がセンス線52のアレイへ接続される。Pxプローブ線48の
アレイからのプローブ線と、Pyプローブ線50のアレイか
らの別のプローブ線と、Szセンス線52のアレイからのセ
ンス線とを適切に選択することにより、電子装置上の試
験点のＮ×Ｍ×Ｌ個のアレイの任意の１つを試験でき
る。前記したように、試験中の電子装置の内部の試験電
子装置を三次元試験構造のプローブ線とセンス線に組合
わせてプローブ点の数を最少にし、試験速度を向上させ
ることができる。

第７図に示されているように、ウエハーまたはパツケ
ージに含まれている多数の電子部品を試験するために試
験構造を二次元に拡張することもできる。この場合に
は、プローブ線P1,1〜P2,N2とセンス線S1,1〜S2,M2が集
積回路60のような電子部品60の間に共用される。二次元
のいずれにおいても電子部品60の大きさを異ならせるこ
とができる。先に述べたように、何種類かの集積回路の
オンチツププローブおよびセンスシフトレジスタも継続
接続できる。

ある用途においては、本発明の試験構造を用いて、集
積回路内の回路を流れる電源電流を測定するために使用
できる。この場合には、第8a図と第8b図に示すように、
プローブ線とセンス線の交点に存在する電子装置へ電源
電流を流すためにそのプローブ線とセンス線を構成す
る。第8a図において、回路Ｇ（n,m）はそれの電源電圧
をプローブ線Pnから受け、センス線Smをその電源電圧の
帰路（またはアース）とする。集積回路のPnとSmのよう
な100本のプローブ線と100本のセンス線のアレイが集積
回路の1000個の回路の電源電流を測定できる。線Pn,Sm
における回路を流れる電流を測定することにより、回路
が導通状態にあるか非導通状態にあるか、およびそれの
出力信号の振幅を容易に定めることができる。この技術
の主な利点は、導通状態と非導通状態における電流のレ
ベルを測定することにより、回路の通常の機能試験に加
えて、回路のノイズマージンとスイツチング速度を容易
に決定できることである。更に、電源電圧を適切に選択
することにより、回路の出力端子に希望の信号レベルを
生じさせて、試験中の他の回路へ与えられている信号の
レベルを制御できる。

第8b図に示されている試験構造は、センス線に直列の
スイツチング装置を制御するためにプローブ線が用いら
れるハイブリツド技術を示す。しかし、センス線を試験
中の回路に流れこむ電源電流を測定するために電源線と
して使用できるように、センス線が取付けられる。これ
は、センス線の電圧を公称電源電圧より高くあげること
により行われる。これが行われるとダイオード68が非導
通状態となり、回路を流れる全ての電源電流はセンス線
から流れなければならない。

第8a図と第8b図において試験中の集積回路の種々の回
路へ同じ電圧を供給する種々のプローブ線とセンス線を
集積回路の正常な使用中に一緒に短絡して、集積回路に
電力を供給するために必要なチツプコネクタの数を最少
にできる。これは、電子スイツチのような種々の手段を
用い、短絡金属レベルを集積回路に加えるために集積回
路を更に処理し、または集積回路を納めているパツケー
ジのような集積回路の外部に短絡手段を設けることによ
り行うことができる。

いくつかの特殊な試験構造を第9a図と第9b図に示す。
それらの試験構造は、プローブ点により占められる面積
を最小にするために、半導体ウエハー上の多くの集積回
路の存在を利用するものである。第9a図において、プロ
ーブとセンス線のためにプローブ点74と76をそれぞれ置
くために、集積回路73の間にあつて境界を成す通常は使
用されない領域、いわゆる切れ目領域72が用いられる。
一般に、集積回路73の間の切れ目領域は、ウエハーを個
々のダイに切断できるようにする余地を残すために、使
用されないままとされる。ウエハーを切断する前にウエ
ハーレベルの試験を行うから、プローブとセンス線のた
めのプローブ点を設けるためにその領域を使用でき、し
たがつて集積回路上の貴重な面積を節約できる。

第9b図に示されている試験構造においては、隣接する
集積回路の主入力／出力（I/O）パツドが試験中に集積
回路間で共用される。たとえば、図の中央部にある集積
回路84が試験されていると、他の集積回路80〜92の主入
力／出力パツドは通常は使用されない。第9b図に示され
ている試験技術においては、集積回路84のプローブ線P1
〜P4とセンス線S1〜S5は隣接する集積回路85〜92の主入
力／出力パツドへ接続される。したがつて、集積回路85
〜92の主入力／出力パツドを集積回路84を試験するため
のプローブ点として使用できる。同様に、集積回路85を
試験する時は、その集積回路はそれのプローブ線とセン
ス線を探すために、集積回路84を含めて、附近の集積回
路の主入力／出力パツドを利用する。このように、プロ
ーブまたはセンス線を外部の試験電子装置へ接続するた
めに付加プローブ点を必要とすることがなく、その結果
として面積を大幅に節約できる。試験の後でウエハーを
切断して集積回路を分離する時は、隣接するダイの間の
接続は自動的に断たれる。

以上説明した試験構造は、金属と絶縁体の真空蒸着、
スパツタリングおよび化学蒸着手段、熱拡散による半導
体のドーピング、またはイオン打込み技術、フオトリソ
グラフ技術によるパターン形成のような、半導体処理技
術の専門家であれば、周知の製造技術により製造でき
る。それらの製造技術は本発明の構成部分ではないか
ら、この明細書で説明した装置を製造するためには、当
業者にとつては以上行つた説明で十分であると信ぜられ
る。

この明細書において説明した試験構造は、試験点にお
ける信号を観察および制御するために集積回路内の回路
に対して多くのアクセスを行うための手段を提供するも
のである。集積回路の電子的な試験の分野における専門
家にとつて周知の試験技術および試験装置は、集積回路
を試験するためにこの明細書で述べた試験構造に付加す
る必要はない。一般的な試験技術と試験電子装置は本発
明の構成部分ではないから、この明細書で説明した試験
構造を用いて集積回路の試験可能性の大幅に向上させる
ためには、集積回路の試験についての専門家にとつては
以上行つた説明で十分であると信ぜられる。

【図面の簡単な説明】

第１図は内部論理回路の出力を観察するためにプローブ
線とセンス線がある５つの電子装置にどのようにして組
合わされるかを示す集積回路における「交叉チエツク」
試験構造の回路図、第２図は集積回路上の９個の試験点
を試験するために３本のプローブ線と３本のセンス線を
どのようにして用いるかを示す、「交叉チエツク」試験
構造を含んでいる集積回路の一部の詳しい回路図、第3a
図は試験すべき信号を電子スイツチを通らないで論理ゲ
ートによりセンス線へ送る別の「交叉チエツク」試験構
造を示す図、第3b図は試験点における信号を電子スイツ
チへの制御入力として用いる別の「交叉チエツク」試験
構造を示す図、第４図はプローブ線を制御するため、お
よびセンス線の出力を観察するために必要なプローブ点
数を減少させるためにプローブ線とセンス線を有するシ
フトレジスタを集積化した回路図、第５図はセンス線上
の試験データを直線帰還シフトレジスタに以前に格納さ
れたデータと一緒に圧縮し、かつ並列記号を発生するた
めに集積回路のセンス線と統合された直線帰還シフトレ
ジスタを示す回路図、第６図は交叉チエツク試験構造の
三次元構成例を示す回路図、第７図は電子装置のアレイ
の間でプローブ線とセンス線を共用して、電子装置のア
レイを試験するために交叉チエツク試験構造をどのよう
にして拡張するかを示す回路図、第8a図は試験中の回路
を流れる電流を測定するためにプローブ線とセンス線が
外部で個々にアクセスできる電源線および帰線として構
成される交叉チエツク試験構造の一実施例の回路図、第
8b図はプローブ線だけが電源線として用いられ、センス
線を試験中の回路へ接続するスイツチを制御するために
プローブ線が用いられる試験構造と、試験中の回路をバ
イパスするおそれがある別の経路を電流が流れる可能性
を小さくするために電源に直列接続されたダイオードと
を示す回路図、第9a図はプローブ線とセンス線のために
プローブ点を設けるために、個々の集積回路をウエハー
から分離するためにウエハーを切断するための、集積回
路を囲むいわゆる切れ目領域が用いられる半導体ウエハ
ーの一部における略図、第9b図は集積回路が試験されて
いる時に、半導体ウエハーに隣接し、かつ同じ半導体ウ
エハー上にある主信号入力／出力点を試験中の集積回路
上のプローブ線およびセンス線のためのプローブ点とし
て用いる技術を示す略図である。 2,21,25……集積回路、４……主入力／出力パツド、6,1
9,23P……プローブ線、8,13,20,44,S……センス線、10,
11,18,26……電子スイツチ、12,14,32,43……プローブ
点、22,40……排他的オアゲート、27,28……シフトレジ
スタ、34,42……クロツク。

フロントページの続き (56)参考文献 特開 昭61−237521（ＪＰ，Ａ) 特開 昭61−42934（ＪＰ，Ａ) 特開 昭62−119955（ＪＰ，Ａ) 特開 昭62−259457（ＪＰ，Ａ) 特開 昭54−87142（ＪＰ，Ａ) 特開 昭58−186850（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】任意関数の組合せ論理ゲートを有する集積
   回路にして、その上の試験点へ接続されている電子スイ
   ッチのアレイを備え、前記電子スイッチが試験電子装置
   からプローブ線およびセンス線を介してアクセスを受け
   得るものである、集積回路に対して、電気的に試験を行
   う方法であって、 a.試験電子装置から試験パターンを前記集積回路へ与え
   る過程を備え、 b.電子スイッチのアレイの１行へ接続されている選択さ
   れた１本のプローブ線へオン信号レベルを選択的に与え
   る過程を備え、前記各電子スイッチは、３端子の記憶性
   のない電子スイッチであって、前記任意関数の組合せ論
   理ゲートの１つから論理信号が生じるノードである第１
   の試験点へ電気的に接続されている試験端子と、前記セ
   ンス線の１本へ接続されているセンス端子と、前記プロ
   ーブ線の１本へ接続されている制御端子とを有してお
   り、 c.前記選択された１本のプローブ線により制御される前
   記電子スイッチの試験端子により、前記センス線を介し
   て試験信号を個々に検出する過程を備え、 d.前記センス線に存在する前記試験信号を前記試験電子
   装置により個々に測定する過程を備え、前記試験電子装
   置には、記憶要素と排他的オアゲートとを含んでいて、
   測定したデータを捕捉して以前に測定したデータと一緒
   に圧縮する、少なくとも１つの直線帰還シフトレジスタ
   が備えられ、 e.前記電子スイッチの前記アレイの選択された行に対し
   て過程ｂ〜ｄを繰り返す過程を備え、 f.前記集積回路の試験がされ終るまで、さらに試験パタ
   ーンを前記集積回路へ与えながら過程ａ〜ｅを繰り返す
   過程 を備えることを特徴とする集積回路を電気的に試験する
   方法。
2. 【請求項２】信号を導入するための複数のプローブ線
   と、信号を少なくとも検出するための複数のセンス線と
   を有する集積回路を電気的に試験する装置において、 試験すべき前記集積回路中に組込まれた、３端子の記憶
   性のない複数の電子スイッチを備え、 格子構造を形成する試験点のアレイを備え、 前記各電子スイッチは、前記集積回路中の任意関数の組
   合せ論理ゲートの選択した位置に存する１つの試験点に
   電気的に接続された試験端子と、前記センス線の１本へ
   接続されているセンス端子と、前記プローブ線の１本へ
   接続されている制御端子とを有しており、 前記プローブ線と前記センス線へ結合されていて、選択
   された一本の前記プローブ線へオン信号を与えて、前記
   電子スイッチの選択された１つに分析用の試験信号を生
   じさせる試験電子装置を備え、 前記センス線へ結合され、前記電子スイッチの１つに関
   連する個々の試験信号を観察する観察手段を備え、この
   観察手段には、記憶要素と排他的オアゲートとを含んで
   いて、測定したデータを捕捉して以前に測定したデータ
   と一緒に圧縮する、少なくとも１つの直線帰還シフトレ
   ジスタが備えられている、 ことを特徴とする集積回路を電気的に試験する装置。