JP3138286B2 - 半導体集積回路の試験方法及び試験装置 - Google Patents
半導体集積回路の試験方法及び試験装置Info
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- JP3138286B2 JP3138286B2 JP03141101A JP14110191A JP3138286B2 JP 3138286 B2 JP3138286 B2 JP 3138286B2 JP 03141101 A JP03141101 A JP 03141101A JP 14110191 A JP14110191 A JP 14110191A JP 3138286 B2 JP3138286 B2 JP 3138286B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の試験
方法及び試験装置に関し、特に半導体集積回路に予め組
み込んだ複数のプローブ線及びこれらに略直交状の複数
のセンス線を介して試験する技術に関するものである。
方法及び試験装置に関し、特に半導体集積回路に予め組
み込んだ複数のプローブ線及びこれらに略直交状の複数
のセンス線を介して試験する技術に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路に組み込まれた多
数の論理素子（論理ゲート）が正常に作動するか否かを
試験する技術として、スキャンパス方式やクロスチェッ
ク方式の技術が一般に採用されている。前者のスキャン
パス方式は、複数の試験パターン信号を半導体集積回路
に順々に供給してその出力パターン信号を解析する技術
であるが、最近では半導体集積回路の集積度が高まり、
半導体集積回路に組み込まれた論理素子の数も膨大化し
たことから、このようなスキャンパス方式で半導体集積
回路を試験するには、多大の試験時間と労力を要しその
コストが多大になること、および多数のフリップフロッ
プ回路を設ける必要があるという欠点がある。
数の論理素子（論理ゲート）が正常に作動するか否かを
試験する技術として、スキャンパス方式やクロスチェッ
ク方式の技術が一般に採用されている。前者のスキャン
パス方式は、複数の試験パターン信号を半導体集積回路
に順々に供給してその出力パターン信号を解析する技術
であるが、最近では半導体集積回路の集積度が高まり、
半導体集積回路に組み込まれた論理素子の数も膨大化し
たことから、このようなスキャンパス方式で半導体集積
回路を試験するには、多大の試験時間と労力を要しその
コストが多大になること、および多数のフリップフロッ
プ回路を設ける必要があるという欠点がある。
【０００３】一方、特開平１−１７９３３８号公報に
は、前記クロスチェック方式による半導体集積回路の試
験技術が開示されている。この試験技術においては、図
８に示すように、半導体集積回路に、多数行に亙るＮＡ
ＮＤ、ＮＯＲ、ＩＮＶＥＲＴＥＲ、Ｄ−Ｆ／Ｆなどの論
理素子のアレイの各行に夫々対応する多数のプローブ線
Ｐi 、Ｐi+1 、Ｐi+2 と、多数列に亙る論理素子のアレ
イの各列に夫々対応する多数のセンス線Ｓj 、Ｓj+1 、
Ｓj+2 であって多数のプローブ線Ｐi、Ｐi+1 、Ｐi+2
に直交状の多数のセンス線Ｓj 、Ｓj+1 、Ｓj+2 とを組
み込み、プローブ線Ｐi 、Ｐi+1 、Ｐi+2 とセンス線Ｓ
j 、Ｓj+1 、Ｓj+2 とが交差する複数の格子点の各々に
各論理素子が対応するように配置されている。各論理素
子の試験点ＴＰはＭＯＳＦＥＴからなる電子スイッチＥ
Ｑを介して対応するセンス線に接続され、各電子スイッ
チＥＱは対応するプローブ線の選択信号により導通状態
に切り換えられるように構成されている。ここで、半導
体集積回路に複数の試験パターン信号のうちの１つを供
給した状態において、例えばプローブ線Ｐi に「１」レ
ベルの選択信号を供給するとこのプローブ線Ｐi に接続
された複数の電子スイッチＥＱが導通状態になるので、
ＩＮＶＥＲＴＥＲ、ＮＡＮＤ、ＮＯＲなどの試験点ＴＰ
の試験信号を夫々センス線Ｓj 、Ｓj+1 、Ｓj+2 に出力
させ、次にプローブ線Ｐi+1 に「１」レベルの選択信号
を供給してＮＯＲ、Ｄ−Ｆ／Ｆなどの試験点ＴＰの試験
信号を前記同様に出力させ、順次これを繰り返すことに
より全部の論理素子について試験を行い、その後次の試
験パターン信号を供給した状態で前記同様の試験を繰り
返していって全部の試験パターン信号についての半導体
集積回路の全部の論理素子の作動状態を試験する。
は、前記クロスチェック方式による半導体集積回路の試
験技術が開示されている。この試験技術においては、図
８に示すように、半導体集積回路に、多数行に亙るＮＡ
ＮＤ、ＮＯＲ、ＩＮＶＥＲＴＥＲ、Ｄ−Ｆ／Ｆなどの論
理素子のアレイの各行に夫々対応する多数のプローブ線
Ｐi 、Ｐi+1 、Ｐi+2 と、多数列に亙る論理素子のアレ
イの各列に夫々対応する多数のセンス線Ｓj 、Ｓj+1 、
Ｓj+2 であって多数のプローブ線Ｐi、Ｐi+1 、Ｐi+2
に直交状の多数のセンス線Ｓj 、Ｓj+1 、Ｓj+2 とを組
み込み、プローブ線Ｐi 、Ｐi+1 、Ｐi+2 とセンス線Ｓ
j 、Ｓj+1 、Ｓj+2 とが交差する複数の格子点の各々に
各論理素子が対応するように配置されている。各論理素
子の試験点ＴＰはＭＯＳＦＥＴからなる電子スイッチＥ
Ｑを介して対応するセンス線に接続され、各電子スイッ
チＥＱは対応するプローブ線の選択信号により導通状態
に切り換えられるように構成されている。ここで、半導
体集積回路に複数の試験パターン信号のうちの１つを供
給した状態において、例えばプローブ線Ｐi に「１」レ
ベルの選択信号を供給するとこのプローブ線Ｐi に接続
された複数の電子スイッチＥＱが導通状態になるので、
ＩＮＶＥＲＴＥＲ、ＮＡＮＤ、ＮＯＲなどの試験点ＴＰ
の試験信号を夫々センス線Ｓj 、Ｓj+1 、Ｓj+2 に出力
させ、次にプローブ線Ｐi+1 に「１」レベルの選択信号
を供給してＮＯＲ、Ｄ−Ｆ／Ｆなどの試験点ＴＰの試験
信号を前記同様に出力させ、順次これを繰り返すことに
より全部の論理素子について試験を行い、その後次の試
験パターン信号を供給した状態で前記同様の試験を繰り
返していって全部の試験パターン信号についての半導体
集積回路の全部の論理素子の作動状態を試験する。
【０００４】
【発明が解決しようとする課題】前記公報の半導体集積
回路の試験技術においては、各試験点にプローブ線とセ
ンス線とが交差する格子点が１対１で対応するように多
数のプローブ線と多数のセンス線とを設ける必要があ
る。即ち、論理素子の格子構造つまり試験点の格子構造
がＸ行，Ｙ列の配列サイズを持つときＸ本のプローブ線
とＹ本のセンス線とを設けることが必要であり、このよ
うに多数のプローブ線とセンス線とを組み込む必要があ
ることから、半導体集積回路の集積度が著しく低下して
しまい経済的な試験装置にはなり得ないという問題があ
る。本発明の目的は、前記クロスチェック方式と同様に
確実に試験でき且つ経済性を向上できる半導体集積回路
の試験方法および試験装置を提供することである。
回路の試験技術においては、各試験点にプローブ線とセ
ンス線とが交差する格子点が１対１で対応するように多
数のプローブ線と多数のセンス線とを設ける必要があ
る。即ち、論理素子の格子構造つまり試験点の格子構造
がＸ行，Ｙ列の配列サイズを持つときＸ本のプローブ線
とＹ本のセンス線とを設けることが必要であり、このよ
うに多数のプローブ線とセンス線とを組み込む必要があ
ることから、半導体集積回路の集積度が著しく低下して
しまい経済的な試験装置にはなり得ないという問題があ
る。本発明の目的は、前記クロスチェック方式と同様に
確実に試験でき且つ経済性を向上できる半導体集積回路
の試験方法および試験装置を提供することである。
【０００５】
【課題を解決するための手段】請求項１に係る半導体集
積回路の試験方法は、半導体集積回路に組み込まれた複
数のプローブ線及び複数のプローブ線と略直交するよう
に配設された複数のセンス線とを介して半導体集積回路
を試験する半導体集積回路の試験方法において、前記半
導体集積回路に、予め、複数のプローブ線と複数のセン
ス線とが交差する複数の格子点に夫々対応し且つ対応す
るプローブ線に供給される選択信号に応動して対応する
センス線に信号を出力可能となる複数の電子スイッチ装
置であって、その各々が半導体集積回路の複数の試験点
に夫々接続され且つ対応するセンス線に接続された複数
の電子スイッチからなる複数の電子スイッチ装置を組み
込み、（ａ）前記半導体集積回路に複数の試験パターン
信号のうちの選択された１つを供給する工程と、（ｂ）
前記複数のプローブ線のうちの選択された１つのプロー
ブ線に選択信号を出力する工程と、（ｃ）前記選択され
たプローブ線に対応する複数の電子スイッチ装置の各々
から対応する各センス線に、複数の試験点の２値化信号
の組合わせに対応する多値化信号を発生させる工程と、
（ｄ）前記複数のセンス線に発生した多値化信号を前記
２値化信号の組合わせに対応する２値化信号に夫々変換
して出力する工程と、（ｅ）前記複数のプローブ線のう
ちの１つを選択して前記（ｂ）〜（ｄ）を繰り返す工程
と、（ｆ）前記複数の試験パターン信号のうちの１つを
選択して前記（ａ）〜（ｅ）を繰り返す工程とを含むこ
とを特徴とするものである。
積回路の試験方法は、半導体集積回路に組み込まれた複
数のプローブ線及び複数のプローブ線と略直交するよう
に配設された複数のセンス線とを介して半導体集積回路
を試験する半導体集積回路の試験方法において、前記半
導体集積回路に、予め、複数のプローブ線と複数のセン
ス線とが交差する複数の格子点に夫々対応し且つ対応す
るプローブ線に供給される選択信号に応動して対応する
センス線に信号を出力可能となる複数の電子スイッチ装
置であって、その各々が半導体集積回路の複数の試験点
に夫々接続され且つ対応するセンス線に接続された複数
の電子スイッチからなる複数の電子スイッチ装置を組み
込み、（ａ）前記半導体集積回路に複数の試験パターン
信号のうちの選択された１つを供給する工程と、（ｂ）
前記複数のプローブ線のうちの選択された１つのプロー
ブ線に選択信号を出力する工程と、（ｃ）前記選択され
たプローブ線に対応する複数の電子スイッチ装置の各々
から対応する各センス線に、複数の試験点の２値化信号
の組合わせに対応する多値化信号を発生させる工程と、
（ｄ）前記複数のセンス線に発生した多値化信号を前記
２値化信号の組合わせに対応する２値化信号に夫々変換
して出力する工程と、（ｅ）前記複数のプローブ線のう
ちの１つを選択して前記（ｂ）〜（ｄ）を繰り返す工程
と、（ｆ）前記複数の試験パターン信号のうちの１つを
選択して前記（ａ）〜（ｅ）を繰り返す工程とを含むこ
とを特徴とするものである。
【０００６】請求項２に係る半導体集積回路の試験装置
は、半導体集積回路に組み込まれた複数のプローブ線及
び複数のプローブ線と略直交するように配設された複数
のセンス線とを介して半導体集積回路を試験する半導体
集積回路の試験装置において、前記複数のプローブ線の
１つに順々に選択信号を出力する選択手段と、前記複数
のプローブ線と複数のセンス線とが交差する複数の格子
点に夫々対応づけて半導体集積回路内に組み込まれ且つ
対応するプローブ線に供給される選択信号に応動して対
応するセンス線に信号を出力可能となる複数の電子スイ
ッチ装置であってその各々が半導体集積回路の複数の試
験点に夫々接続され且つ対応するセンス線に接続された
複数の電子スイッチを備えた複数の電子スイッチ装置
と、前記各電子スイッチ装置の複数の電子スイッチに接
続された複数の試験点の２値化信号の組合せに対応した
多値化信号を対応するセンス線に発生させる多値化手段
と、前記各センス線に発生した多値化信号を複数の試験
点の２値化信号の組合せに対応する再生２値化信号に変
換する２値化手段と、を備えたことを特徴とするもので
ある。
は、半導体集積回路に組み込まれた複数のプローブ線及
び複数のプローブ線と略直交するように配設された複数
のセンス線とを介して半導体集積回路を試験する半導体
集積回路の試験装置において、前記複数のプローブ線の
１つに順々に選択信号を出力する選択手段と、前記複数
のプローブ線と複数のセンス線とが交差する複数の格子
点に夫々対応づけて半導体集積回路内に組み込まれ且つ
対応するプローブ線に供給される選択信号に応動して対
応するセンス線に信号を出力可能となる複数の電子スイ
ッチ装置であってその各々が半導体集積回路の複数の試
験点に夫々接続され且つ対応するセンス線に接続された
複数の電子スイッチを備えた複数の電子スイッチ装置
と、前記各電子スイッチ装置の複数の電子スイッチに接
続された複数の試験点の２値化信号の組合せに対応した
多値化信号を対応するセンス線に発生させる多値化手段
と、前記各センス線に発生した多値化信号を複数の試験
点の２値化信号の組合せに対応する再生２値化信号に変
換する２値化手段と、を備えたことを特徴とするもので
ある。
【０００７】請求項３に係る半導体集積回路の試験装置
は、請求項２の装置において、前記各電子スイッチ装置
は、複数の電子スイッチと対応するセンス線間に夫々介
設され且つ選択信号に応動して導通状態となる複数の選
択スイッチを備えたことを特徴とするものである。
は、請求項２の装置において、前記各電子スイッチ装置
は、複数の電子スイッチと対応するセンス線間に夫々介
設され且つ選択信号に応動して導通状態となる複数の選
択スイッチを備えたことを特徴とするものである。
【０００８】請求項４に係る半導体集積回路の試験装置
は、請求項３の装置において、前記各電子スイッチ装置
において、複数の選択スイッチ及び複数の電子スイッチ
が夫々Ｎチャンネル型ＭＯＳトランジスタで構成され、
複数の選択スイッチのゲート電極がプローブ線に夫々接
続され且つこれら選択スイッチのドレイン電極がセンス
線に夫々接続され、複数の電子スイッチのゲート電極が
複数の試験点に夫々接続され且つこれら電子スイッチの
ドレイン電極が対応する選択スイッチのソース電極に夫
々接続され且つこれら電子スイッチのソース電極が半導
体集積回路の接地に接続されたことを特徴とするもので
ある。
は、請求項３の装置において、前記各電子スイッチ装置
において、複数の選択スイッチ及び複数の電子スイッチ
が夫々Ｎチャンネル型ＭＯＳトランジスタで構成され、
複数の選択スイッチのゲート電極がプローブ線に夫々接
続され且つこれら選択スイッチのドレイン電極がセンス
線に夫々接続され、複数の電子スイッチのゲート電極が
複数の試験点に夫々接続され且つこれら電子スイッチの
ドレイン電極が対応する選択スイッチのソース電極に夫
々接続され且つこれら電子スイッチのソース電極が半導
体集積回路の接地に接続されたことを特徴とするもので
ある。
【０００９】請求項５に係る半導体集積回路の試験装置
は、請求項４の装置において、前記多値化手段は、各セ
ンス線に抵抗を介して接続された半導体集積回路の定電
圧源と、各電子スイッチ装置の複数の電子スイッチのソ
ース電極に接続された半導体集積回路の接地と、各電子
スイッチ装置の複数の電子スイッチ及び／又はこれらの
電子スイッチに夫々接続された複数の選択スイッチのＷ
／Ｌ値を相互に異ならせた構成とを備えていることを特
徴とするものである。
は、請求項４の装置において、前記多値化手段は、各セ
ンス線に抵抗を介して接続された半導体集積回路の定電
圧源と、各電子スイッチ装置の複数の電子スイッチのソ
ース電極に接続された半導体集積回路の接地と、各電子
スイッチ装置の複数の電子スイッチ及び／又はこれらの
電子スイッチに夫々接続された複数の選択スイッチのＷ
／Ｌ値を相互に異ならせた構成とを備えていることを特
徴とするものである。
【００１０】請求項６に係る半導体集積回路の試験装置
は、請求項２の装置において、前記各電子スイッチ装置
は、複数の電子スイッチと対応するセンス線間に共通に
介設され且つ選択信号に応動して導通状態となる１つの
選択スイッチを備えたことを特徴とするものである。
は、請求項２の装置において、前記各電子スイッチ装置
は、複数の電子スイッチと対応するセンス線間に共通に
介設され且つ選択信号に応動して導通状態となる１つの
選択スイッチを備えたことを特徴とするものである。
【００１１】請求項７に係る半導体集積回路の試験装置
は、請求項５の装置において、前記各センス線に接続さ
れた２値化手段がＡ／Ｄ変換器からなることを特徴とす
るものである。
は、請求項５の装置において、前記各センス線に接続さ
れた２値化手段がＡ／Ｄ変換器からなることを特徴とす
るものである。
【００１２】請求項８に係る半導体集積回路の試験装置
は、請求項７の装置において、前記選択手段が複数のプ
ローブ線に択一的に選択信号を出力するシフトレジスタ
を含むことを特徴とするものである。
は、請求項７の装置において、前記選択手段が複数のプ
ローブ線に択一的に選択信号を出力するシフトレジスタ
を含むことを特徴とするものである。
【００１３】請求項９に係る半導体集積回路の試験装置
は、請求項８の装置において、前記複数のセンス線に夫
々接続された複数の２値化手段の出力を受ける観察手段
が設けられ、この観察手段が複数の２値化手段の出力を
受けて一時記憶するシフトレジスタを含むことを特徴と
するものである。
は、請求項８の装置において、前記複数のセンス線に夫
々接続された複数の２値化手段の出力を受ける観察手段
が設けられ、この観察手段が複数の２値化手段の出力を
受けて一時記憶するシフトレジスタを含むことを特徴と
するものである。
【００１４】請求項１０に係る半導体集積回路の試験装
置は、請求項３の装置において、前記複数の選択スイッ
チ及び複数の電子スイッチが夫々Ｐチャンネル型ＭＯＳ
トランジスタで構成され、複数の選択スイッチのゲート
電極がプローブ線に夫々接続され且つこれら選択スイッ
チのドレイン電極がセンス線に夫々接続され、複数の電
子スイッチのゲート電極が複数の試験点に夫々接続され
且つこれら電子スイッチのドレイン電極が対応する選択
スイッチのソース電極に夫々接続され且つこれら電子ス
イッチのソース電極が半導体集積回路の定電圧源に接続
されたことを特徴とするものである。
置は、請求項３の装置において、前記複数の選択スイッ
チ及び複数の電子スイッチが夫々Ｐチャンネル型ＭＯＳ
トランジスタで構成され、複数の選択スイッチのゲート
電極がプローブ線に夫々接続され且つこれら選択スイッ
チのドレイン電極がセンス線に夫々接続され、複数の電
子スイッチのゲート電極が複数の試験点に夫々接続され
且つこれら電子スイッチのドレイン電極が対応する選択
スイッチのソース電極に夫々接続され且つこれら電子ス
イッチのソース電極が半導体集積回路の定電圧源に接続
されたことを特徴とするものである。
【００１５】
【作用】請求項１に係る半導体集積回路の試験方法にお
いては、複数のプローブ線と複数のセンス線とが交差す
る複数の格子点に夫々対応し且つ対応するプローブ線に
供給される選択信号に応動して対応するセンス線に信号
を出力可能となる複数の電子スイッチ装置であってその
各々が半導体集積回路の複数の試験点に夫々接続され且
つ対応するセンス線に接続された複数の電子スイッチを
備えた電子スイッチ装置を前記半導体集積回路に予め組
み込む。次に、半導体集積回路を試験する際には、先ず
半導体集積回路に複数の試験パターン信号のうちの選択
された１つを供給し、次に複数のプローブ線のうちの選
択された１つのプローブ線に選択信号を出力してそれに
対応する複数の電子スイッチ装置を対応するセンス線に
信号を出力可能とし、次に選択されたプローブ線に対応
する複数の電子スイッチ装置の各々から対応する各セン
ス線に、複数の試験点の２値化信号の組合わせに対応す
る多値化信号を発生させ、次に複数のセンス線に発生し
た多値化信号を前記２値化信号の組合わせに対応する２
値化信号に夫々変換して出力する。次に、つぎのプロー
ブ線の選択及びそのプローブ線への選択信号の出力と、
多値化信号の発生と、２値化信号への変換及び出力を繰
り返し、以下同様に順々に繰り返して全部のプローブ線
を選択するとその試験パターン信号による試験が完了す
る。次に、別の試験パターン信号を選択して、前記と同
様に順々に全部のプローブ線を介して試験を行い、以下
同様に繰り返して全部の試験パターン信号についての試
験を行うことになる。このようにして、複数の試験パタ
ーン信号の各々に対して全部の試験点について確実に試
験することが出来る。
いては、複数のプローブ線と複数のセンス線とが交差す
る複数の格子点に夫々対応し且つ対応するプローブ線に
供給される選択信号に応動して対応するセンス線に信号
を出力可能となる複数の電子スイッチ装置であってその
各々が半導体集積回路の複数の試験点に夫々接続され且
つ対応するセンス線に接続された複数の電子スイッチを
備えた電子スイッチ装置を前記半導体集積回路に予め組
み込む。次に、半導体集積回路を試験する際には、先ず
半導体集積回路に複数の試験パターン信号のうちの選択
された１つを供給し、次に複数のプローブ線のうちの選
択された１つのプローブ線に選択信号を出力してそれに
対応する複数の電子スイッチ装置を対応するセンス線に
信号を出力可能とし、次に選択されたプローブ線に対応
する複数の電子スイッチ装置の各々から対応する各セン
ス線に、複数の試験点の２値化信号の組合わせに対応す
る多値化信号を発生させ、次に複数のセンス線に発生し
た多値化信号を前記２値化信号の組合わせに対応する２
値化信号に夫々変換して出力する。次に、つぎのプロー
ブ線の選択及びそのプローブ線への選択信号の出力と、
多値化信号の発生と、２値化信号への変換及び出力を繰
り返し、以下同様に順々に繰り返して全部のプローブ線
を選択するとその試験パターン信号による試験が完了す
る。次に、別の試験パターン信号を選択して、前記と同
様に順々に全部のプローブ線を介して試験を行い、以下
同様に繰り返して全部の試験パターン信号についての試
験を行うことになる。このようにして、複数の試験パタ
ーン信号の各々に対して全部の試験点について確実に試
験することが出来る。
【００１６】この半導体集積回路の試験方法によれば、
プローブ線とセンス線との各格子点に複数の試験点を対
応させることが出来るので、プローブ線とセンス線の数
を著しく低減することが可能になる。即ち、半導体集積
回路の試験点がＸ行、Ｙ列の配列構造であり、各格子点
に対応させる複数の試験点をα行、β列の配列構造とす
ると、プローブ線の数はＸ／α、センス線の数はＹ／β
になる。
プローブ線とセンス線との各格子点に複数の試験点を対
応させることが出来るので、プローブ線とセンス線の数
を著しく低減することが可能になる。即ち、半導体集積
回路の試験点がＸ行、Ｙ列の配列構造であり、各格子点
に対応させる複数の試験点をα行、β列の配列構造とす
ると、プローブ線の数はＸ／α、センス線の数はＹ／β
になる。
【００１７】請求項２に係る半導体集積回路の試験装置
においては、複数のプローブ線と、複数のプローブ線と
略直交する複数のセンス線とが半導体集積回路に組み込
まれ、また複数のプローブ線と複数のセンス線との複数
の格子点に夫々対応し且つ対応するプローブ線に供給さ
れる選択信号に応動して対応するセンス線に信号を出力
可能となる複数の電子スイッチ装置が半導体集積回路内
に組み込まれる。前記各電子スイッチ装置は、半導体集
積回路の複数の試験点に夫々接続され且つ対応するセン
ス線に接続された複数の電子スイッチを備えている。
においては、複数のプローブ線と、複数のプローブ線と
略直交する複数のセンス線とが半導体集積回路に組み込
まれ、また複数のプローブ線と複数のセンス線との複数
の格子点に夫々対応し且つ対応するプローブ線に供給さ
れる選択信号に応動して対応するセンス線に信号を出力
可能となる複数の電子スイッチ装置が半導体集積回路内
に組み込まれる。前記各電子スイッチ装置は、半導体集
積回路の複数の試験点に夫々接続され且つ対応するセン
ス線に接続された複数の電子スイッチを備えている。
【００１８】ここで、半導体集積回路に所定の試験パタ
ーン信号を供給している状態において、選択手段によっ
て複数のプローブ線の１つに択一的に選択信号が出力さ
れると、そのプローブ線に対応する複数の電子スイッチ
装置が対応するセンス線に信号を出力可能となる。する
と、多値化手段は、選択されたプローブ線に対応する複
数の電子スイッチ装置の各々において複数の電子スイッ
チに接続された複数の試験点の２値化信号の組合せに対
応した多値化信号を対応するセンス線に発生させる。次
に、２値化手段は、各センス線に発生した多値化信号を
複数の試験点の２値化信号の組合せに対応する再生２値
化信号に変換する。次に、つぎのプローブ線に選択信号
を供給して前記同様に繰り返し、順々にこれを繰り返し
て全部のプローブ線を選択すると、前記試験パターン信
号に関する試験が完了し、これにより１群の再生２値化
信号が得られる。次に順々に異なる試験パターン信号を
供給して前記同様に繰り返して複数群の再生２値化信号
が得られるので、それらの再生２値化信号を解析するこ
とにより半導体集積回路の多数の論理素子の作動の良否
を試験することが出来る。この半導体集積回路の試験装
置においては、プローブ線とセンス線との各格子点に各
電子スイッチ装置を対応させ、各電子スイッチ装置には
複数の試験点に夫々接続された複数の電子スイッチを設
けたので、請求項１と同様に、プローブ線とセンス線の
数を著しく低減出来る。即ち、半導体集積回路の試験点
がＸ行、Ｙ列の格子状配列構造であり、各格子点に対応
させる複数の試験点をα行、β列の配列構造とすると、
プローブ線の数はＸ／α、センス線の数はＹ／βにな
る。
ーン信号を供給している状態において、選択手段によっ
て複数のプローブ線の１つに択一的に選択信号が出力さ
れると、そのプローブ線に対応する複数の電子スイッチ
装置が対応するセンス線に信号を出力可能となる。する
と、多値化手段は、選択されたプローブ線に対応する複
数の電子スイッチ装置の各々において複数の電子スイッ
チに接続された複数の試験点の２値化信号の組合せに対
応した多値化信号を対応するセンス線に発生させる。次
に、２値化手段は、各センス線に発生した多値化信号を
複数の試験点の２値化信号の組合せに対応する再生２値
化信号に変換する。次に、つぎのプローブ線に選択信号
を供給して前記同様に繰り返し、順々にこれを繰り返し
て全部のプローブ線を選択すると、前記試験パターン信
号に関する試験が完了し、これにより１群の再生２値化
信号が得られる。次に順々に異なる試験パターン信号を
供給して前記同様に繰り返して複数群の再生２値化信号
が得られるので、それらの再生２値化信号を解析するこ
とにより半導体集積回路の多数の論理素子の作動の良否
を試験することが出来る。この半導体集積回路の試験装
置においては、プローブ線とセンス線との各格子点に各
電子スイッチ装置を対応させ、各電子スイッチ装置には
複数の試験点に夫々接続された複数の電子スイッチを設
けたので、請求項１と同様に、プローブ線とセンス線の
数を著しく低減出来る。即ち、半導体集積回路の試験点
がＸ行、Ｙ列の格子状配列構造であり、各格子点に対応
させる複数の試験点をα行、β列の配列構造とすると、
プローブ線の数はＸ／α、センス線の数はＹ／βにな
る。
【００１９】請求項３に係る半導体集積回路の試験装置
においては、基本的に請求項２と同様の作用が得られ
る。更に、各電子スイッチ装置は、複数の電子スイッチ
と対応するセンス線間に夫々介設され且つ選択信号に応
動して導通状態となる複数の選択スイッチを備えている
ので、安定した性能が得られ、また多値化手段を構成す
る上でも有利になる。
においては、基本的に請求項２と同様の作用が得られ
る。更に、各電子スイッチ装置は、複数の電子スイッチ
と対応するセンス線間に夫々介設され且つ選択信号に応
動して導通状態となる複数の選択スイッチを備えている
ので、安定した性能が得られ、また多値化手段を構成す
る上でも有利になる。
【００２０】請求項４に係る半導体集積回路の試験装置
においては、基本的に請求項３と同様の作用が得られ
る。更に、複数の選択スイッチ及び複数の電子スイッチ
が夫々Ｎチャンネル型ＭＯＳトランジスタで構成され、
複数の選択スイッチのゲート電極がプローブ線に夫々接
続され且つこれら選択スイッチのドレイン電極がセンス
線に夫々接続され、複数の電子スイッチのゲート電極が
複数の試験点に夫々接続され且つこれら電子スイッチの
ドレイン電極が対応する選択スイッチのソース電極に夫
々接続され且つこれら電子スイッチのソース電極が半導
体集積回路の接地に接続されている。従って、選択信号
に応動して複数の選択スイッチが導通状態となって、複
数の電子スイッチが対応するセンス線に導通状に接続さ
れ、試験点から電子スイッチのゲート電極に「１」レベ
ル信号が供給されると電子スイッチが導通状態になりま
た「０」レベル信号が供給されると非導通状態を保持す
る。このように、選択スイッチ及び電子スイッチを夫々
小型で且つ高速作動するＮチャンネル型ＭＯＳトランジ
スタで構成するので、これらスイッチによる集積度の低
下を極力防止することが出来、また高速作動が可能とな
る。
においては、基本的に請求項３と同様の作用が得られ
る。更に、複数の選択スイッチ及び複数の電子スイッチ
が夫々Ｎチャンネル型ＭＯＳトランジスタで構成され、
複数の選択スイッチのゲート電極がプローブ線に夫々接
続され且つこれら選択スイッチのドレイン電極がセンス
線に夫々接続され、複数の電子スイッチのゲート電極が
複数の試験点に夫々接続され且つこれら電子スイッチの
ドレイン電極が対応する選択スイッチのソース電極に夫
々接続され且つこれら電子スイッチのソース電極が半導
体集積回路の接地に接続されている。従って、選択信号
に応動して複数の選択スイッチが導通状態となって、複
数の電子スイッチが対応するセンス線に導通状に接続さ
れ、試験点から電子スイッチのゲート電極に「１」レベ
ル信号が供給されると電子スイッチが導通状態になりま
た「０」レベル信号が供給されると非導通状態を保持す
る。このように、選択スイッチ及び電子スイッチを夫々
小型で且つ高速作動するＮチャンネル型ＭＯＳトランジ
スタで構成するので、これらスイッチによる集積度の低
下を極力防止することが出来、また高速作動が可能とな
る。
【００２１】請求項５に係る半導体集積回路の試験装置
においては、基本的に請求項４と同様の作用が得られ
る。更に、多値化手段は、各センス線に抵抗を介して接
続された半導体集積回路の定電圧源と、各電子スイッチ
装置の複数の電子スイッチのソース電極に接続された半
導体集積回路の接地と、各電子スイッチ装置の複数の電
子スイッチ及び／又はこれらの電子スイッチに夫々接続
された複数の選択スイッチのＷ／Ｌ値を相互に異ならせ
た構成とを備えている。即ち、選択信号により選択スイ
ッチが導通状態となり、且つ試験点の「１」レベル信号
により電子スイッチが導通状態になると、定電圧源から
接地に至る電流径路が形成されるが、各電子スイッチ装
置の複数の電子スイッチ及び／又はこれらの電子スイッ
チに夫々接続された複数の選択スイッチのＷ／Ｌ値を相
互に異ならせてあるので、電流径路に応じた電圧信号が
前記抵抗の下流側のセンス線部分に現れるため複数の試
験点の２値化信号の組合せに対応する多値化信号をセン
ス線に発生させることが出来る。
においては、基本的に請求項４と同様の作用が得られ
る。更に、多値化手段は、各センス線に抵抗を介して接
続された半導体集積回路の定電圧源と、各電子スイッチ
装置の複数の電子スイッチのソース電極に接続された半
導体集積回路の接地と、各電子スイッチ装置の複数の電
子スイッチ及び／又はこれらの電子スイッチに夫々接続
された複数の選択スイッチのＷ／Ｌ値を相互に異ならせ
た構成とを備えている。即ち、選択信号により選択スイ
ッチが導通状態となり、且つ試験点の「１」レベル信号
により電子スイッチが導通状態になると、定電圧源から
接地に至る電流径路が形成されるが、各電子スイッチ装
置の複数の電子スイッチ及び／又はこれらの電子スイッ
チに夫々接続された複数の選択スイッチのＷ／Ｌ値を相
互に異ならせてあるので、電流径路に応じた電圧信号が
前記抵抗の下流側のセンス線部分に現れるため複数の試
験点の２値化信号の組合せに対応する多値化信号をセン
ス線に発生させることが出来る。
【００２２】請求項６に係る半導体集積回路の試験装置
においては、基本的に請求項２と同様の作用が得られ
る。更に、各電子スイッチ装置は、複数の電子スイッチ
と対応するセンス線間に共通に介設され且つ選択信号に
応動して導通状態となる１つの選択スイッチをそなえて
いるので、選択スイッチの数を最小限に少なくすること
が出来る。
においては、基本的に請求項２と同様の作用が得られ
る。更に、各電子スイッチ装置は、複数の電子スイッチ
と対応するセンス線間に共通に介設され且つ選択信号に
応動して導通状態となる１つの選択スイッチをそなえて
いるので、選択スイッチの数を最小限に少なくすること
が出来る。
【００２３】請求項７に係る半導体集積回路の試験装置
においては、基本的に請求項５と同様の作用が得られ
る。更に、各センス線に接続された２値化手段がＡ／Ｄ
変換器で構成されているので、センス線に発生した電圧
信号からなる多値化信号を簡単に２値化信号に変換でき
る。
においては、基本的に請求項５と同様の作用が得られ
る。更に、各センス線に接続された２値化手段がＡ／Ｄ
変換器で構成されているので、センス線に発生した電圧
信号からなる多値化信号を簡単に２値化信号に変換でき
る。
【００２４】請求項８に係る半導体集積回路の試験装置
においては、基本的に請求項７と同様の作用が得られ
る。更に、選択手段が複数のプローブ線に択一的に選択
信号を出力するシフトレジスタを含むので、選択手段を
簡単化でき、またこのシフトレジスタとしては半導体集
積回路のものを有効活用することも可能である。
においては、基本的に請求項７と同様の作用が得られ
る。更に、選択手段が複数のプローブ線に択一的に選択
信号を出力するシフトレジスタを含むので、選択手段を
簡単化でき、またこのシフトレジスタとしては半導体集
積回路のものを有効活用することも可能である。
【００２５】請求項９に係る半導体集積回路の試験装置
においては、基本的に請求項８と同様の作用が得られ
る。更に、複数のセンス線に夫々接続された複数の２値
化手段の出力を受ける観察手段が設けられ、この観察手
段が複数の２値化手段の出力を受けて一時記憶するシフ
トレジスタを含むので、観察手段を簡単化でき、またこ
のシフトレジスタとしては半導体集積回路のものを有効
活用することも可能である。
においては、基本的に請求項８と同様の作用が得られ
る。更に、複数のセンス線に夫々接続された複数の２値
化手段の出力を受ける観察手段が設けられ、この観察手
段が複数の２値化手段の出力を受けて一時記憶するシフ
トレジスタを含むので、観察手段を簡単化でき、またこ
のシフトレジスタとしては半導体集積回路のものを有効
活用することも可能である。
【００２６】請求項１０に係る半導体集積回路の試験装
置においては、基本的に請求項３と同様の作用が得られ
る。更に、複数の選択スイッチ及び複数の電子スイッチ
が夫々Ｐチャンネル型ＭＯＳトランジスタで構成され、
複数の選択スイッチのゲート電極がプローブ線に夫々接
続され且つこれら選択スイッチのドレイン電極がセンス
線に夫々接続され、複数の電子スイッチのゲート電極が
複数の試験点に夫々接続され且つこれら電子スイッチの
ドレイン電極が対応する選択スイッチのソース電極に夫
々接続され且つこれら電子スイッチのソース電極が半導
体集積回路の定電圧源に接続されている。従って、請求
項５と同様に、選択信号により選択スイッチが導通状態
となり、また試験点の「０」レベル信号により対応する
電子スイッチが導通状態となって、定電圧源から電子ス
イッチと選択スイッチを経由してセンス線に至る電流径
路が形成されることになる。
置においては、基本的に請求項３と同様の作用が得られ
る。更に、複数の選択スイッチ及び複数の電子スイッチ
が夫々Ｐチャンネル型ＭＯＳトランジスタで構成され、
複数の選択スイッチのゲート電極がプローブ線に夫々接
続され且つこれら選択スイッチのドレイン電極がセンス
線に夫々接続され、複数の電子スイッチのゲート電極が
複数の試験点に夫々接続され且つこれら電子スイッチの
ドレイン電極が対応する選択スイッチのソース電極に夫
々接続され且つこれら電子スイッチのソース電極が半導
体集積回路の定電圧源に接続されている。従って、請求
項５と同様に、選択信号により選択スイッチが導通状態
となり、また試験点の「０」レベル信号により対応する
電子スイッチが導通状態となって、定電圧源から電子ス
イッチと選択スイッチを経由してセンス線に至る電流径
路が形成されることになる。
【００２７】
【発明の効果】前記作用の項で説明したように、次のよ
うな効果が得られる。請求項１に係る半導体集積回路の
試験方法によれば、複数の試験パターン信号でもって全
部の試験点について確実に試験することが出来るうえ、
プローブ線とセンス線との各格子点に複数の試験点を対
応させるため、プローブ線とセンス線の数を著しく低減
することが可能になり、多数のプローブ線と多数のセン
ス線によって半導体集積回路の集積度が低下するのを防
止して試験装置の実用性と経済性とを飛躍的に高めるこ
とができる。
うな効果が得られる。請求項１に係る半導体集積回路の
試験方法によれば、複数の試験パターン信号でもって全
部の試験点について確実に試験することが出来るうえ、
プローブ線とセンス線との各格子点に複数の試験点を対
応させるため、プローブ線とセンス線の数を著しく低減
することが可能になり、多数のプローブ線と多数のセン
ス線によって半導体集積回路の集積度が低下するのを防
止して試験装置の実用性と経済性とを飛躍的に高めるこ
とができる。
【００２８】請求項２に係る半導体集積回路の試験装置
によれば、複数のプローブ線と、複数のセンス線と、選
択手段と、各格子点に対応する電子スイッチ装置であっ
て複数の試験点に夫々接続された複数の電子スイッチを
備えた電子スイッチ装置と、多値化手段と、２値化手段
とを設けたことにより、請求項１と同様に、プローブ線
とセンス線の数を著しく低減することが可能になり、多
数のプローブ線と多数のセンス線によって半導体集積回
路の集積度が低下するのを防止して試験装置の実用性と
経済性とを飛躍的に高めることができる。
によれば、複数のプローブ線と、複数のセンス線と、選
択手段と、各格子点に対応する電子スイッチ装置であっ
て複数の試験点に夫々接続された複数の電子スイッチを
備えた電子スイッチ装置と、多値化手段と、２値化手段
とを設けたことにより、請求項１と同様に、プローブ線
とセンス線の数を著しく低減することが可能になり、多
数のプローブ線と多数のセンス線によって半導体集積回
路の集積度が低下するのを防止して試験装置の実用性と
経済性とを飛躍的に高めることができる。
【００２９】請求項３に係る半導体集積回路の試験装置
によれば、基本的に請求項２と同様の効果が得られる。
更に、前記複数の電子スイッチと１対１で対応する複数
の選択スイッチを設けたことにより、安定した性能が得
られ、また多値化手段を構成する上でも有利になる。
によれば、基本的に請求項２と同様の効果が得られる。
更に、前記複数の電子スイッチと１対１で対応する複数
の選択スイッチを設けたことにより、安定した性能が得
られ、また多値化手段を構成する上でも有利になる。
【００３０】請求項４に係る半導体集積回路の試験装置
によれば、基本的に請求項３と同様の効果が得られる。
更に、複数の選択スイッチ及び複数の電子スイッチを夫
々小型で高速作動するＮチャンネル型ＭＯＳトランジス
タで構成するので、これらスイッチ類による集積度の低
下及び作動速度の低下を極力防止することが出来る。
によれば、基本的に請求項３と同様の効果が得られる。
更に、複数の選択スイッチ及び複数の電子スイッチを夫
々小型で高速作動するＮチャンネル型ＭＯＳトランジス
タで構成するので、これらスイッチ類による集積度の低
下及び作動速度の低下を極力防止することが出来る。
【００３１】請求項５に係る半導体集積回路の試験装置
によれば、基本的に請求項４と同様の効果が得られる。
更に、多値化手段は、半導体集積回路の定電圧源と半導
体集積回路の接地とを有効活用しているので、その構成
を簡単化でき、また多値化手段の主要部は、各電子スイ
ッチ装置の複数の電子スイッチ及び／又はこれらの電子
スイッチに夫々接続された複数の選択スイッチのＷ／Ｌ
値を相互に異ならせた構成でもって構成されているの
で、その構成が簡単化する。
によれば、基本的に請求項４と同様の効果が得られる。
更に、多値化手段は、半導体集積回路の定電圧源と半導
体集積回路の接地とを有効活用しているので、その構成
を簡単化でき、また多値化手段の主要部は、各電子スイ
ッチ装置の複数の電子スイッチ及び／又はこれらの電子
スイッチに夫々接続された複数の選択スイッチのＷ／Ｌ
値を相互に異ならせた構成でもって構成されているの
で、その構成が簡単化する。
【００３２】請求項６に係る半導体集積回路の試験装置
によれば、基本的に請求項２と同様の効果が得られる。
更に、各電子スイッチ装置は、複数の電子スイッチと対
応するセンス線間に共通に介設され且つ選択信号に応動
して導通状態となる１つの選択スイッチを備えているの
で、選択スイッチの数を最小限まで少なくすることが出
来る。
によれば、基本的に請求項２と同様の効果が得られる。
更に、各電子スイッチ装置は、複数の電子スイッチと対
応するセンス線間に共通に介設され且つ選択信号に応動
して導通状態となる１つの選択スイッチを備えているの
で、選択スイッチの数を最小限まで少なくすることが出
来る。
【００３３】請求項７に係る半導体集積回路の試験装置
によれば、基本的に請求項５と同様の効果が得られる。
更に、各センス線に接続された２値化手段がＡ／Ｄ変換
器で構成されているので、センス線に発生した電圧信号
からなる多値化信号を簡単な構成により再生２値化信号
に変換できる。
によれば、基本的に請求項５と同様の効果が得られる。
更に、各センス線に接続された２値化手段がＡ／Ｄ変換
器で構成されているので、センス線に発生した電圧信号
からなる多値化信号を簡単な構成により再生２値化信号
に変換できる。
【００３４】請求項８に係る半導体集積回路の試験装置
によれば、基本的に請求項７と同様の効果が得られる。
更に、選択手段が複数のプローブ線に択一的に選択信号
を出力するシフトレジスタを含むので、選択手段を簡単
化でき、またこのシフトレジスタとしては半導体集積回
路のものを有効活用することも可能である。
によれば、基本的に請求項７と同様の効果が得られる。
更に、選択手段が複数のプローブ線に択一的に選択信号
を出力するシフトレジスタを含むので、選択手段を簡単
化でき、またこのシフトレジスタとしては半導体集積回
路のものを有効活用することも可能である。
【００３５】請求項９に係る半導体集積回路の試験装置
によれば、基本的に請求項８と同様の効果が得られる。
更に、観察手段が複数の２値化手段の出力を受けて一時
記憶するシフトレジスタを含むので、観察手段を簡単化
でき、またこのシフトレジスタとしては半導体集積回路
のものを有効活用することも可能である。
によれば、基本的に請求項８と同様の効果が得られる。
更に、観察手段が複数の２値化手段の出力を受けて一時
記憶するシフトレジスタを含むので、観察手段を簡単化
でき、またこのシフトレジスタとしては半導体集積回路
のものを有効活用することも可能である。
【００３６】請求項１０に係る半導体集積回路の試験装
置によれば、基本的に請求項３と同様の効果が得られ
る。更に、複数の選択スイッチ及び複数の電子スイッチ
を夫々小型のＰチャンネル型ＭＯＳトランジスタで構成
するので、これらスイッチ類で集積度が低下するのを極
力抑制でき、またＰチャンネル型ＭＯＳトランジスタは
導通抵抗が高いため、これらスイッチ類を多値化手段の
一部として電流径路の抵抗として活用するうえで有利で
ある。
置によれば、基本的に請求項３と同様の効果が得られ
る。更に、複数の選択スイッチ及び複数の電子スイッチ
を夫々小型のＰチャンネル型ＭＯＳトランジスタで構成
するので、これらスイッチ類で集積度が低下するのを極
力抑制でき、またＰチャンネル型ＭＯＳトランジスタは
導通抵抗が高いため、これらスイッチ類を多値化手段の
一部として電流径路の抵抗として活用するうえで有利で
ある。
【００３７】
【実施例】以下、本発明の実施例について図面に基いて
説明する。本実施例は、汎用の半導体集積回路の試験方
法及び試験装置に本発明を適用したものである。先ず、
試験装置の基本構成について説明する。図１に示すよう
に、試験装置は、種々の機能の論理素子ＬＥ1 〜ＬＥi
（以下、ＬＥと総称する）を相互配線した半導体集積回
路ＩＣに２次元的に組み込まれたｍ本のプローブ線Ｐ1
〜Ｐm （以下、Ｐと総称する）及びｍ本のプローブ線Ｐ
と略直交するように配設されたｎ本のセンス線Ｓ1 〜Ｓ
n （以下、Ｓと総称する）と、半導体集積回路ＩＣの周
縁部に配置され各プローブ線Ｐに接続された選択装置Ｓ
Ｄと、プローブ線Ｐとセンス線Ｓとが交差する格子点の
各々に対応づけて半導体集積回路ＩＣに組み込まれたｍ
×ｎ組の電子スイッチ装置ＤＡ11〜ＤＡmn（以下、ＤＡ
と総称する）と、半導体集積回路ＩＣの周縁部に配置さ
れ各センス線Ｓに夫々入力端子において接続された２値
化装置ＡＤ1 〜ＡＤn （以下、ＡＤと総称する）と、半
導体集積回路ＩＣの周縁部に配置され２値化装置ＡＤに
接続された観察装置ＯＤと、半導体集積回路ＩＣの外部
に配置され半導体集積回路ＩＣの周縁部に設けられた複
数のパッドＰＤにプローブを介して接続される試験用電
子装置ＴＥなどを備えている。
説明する。本実施例は、汎用の半導体集積回路の試験方
法及び試験装置に本発明を適用したものである。先ず、
試験装置の基本構成について説明する。図１に示すよう
に、試験装置は、種々の機能の論理素子ＬＥ1 〜ＬＥi
（以下、ＬＥと総称する）を相互配線した半導体集積回
路ＩＣに２次元的に組み込まれたｍ本のプローブ線Ｐ1
〜Ｐm （以下、Ｐと総称する）及びｍ本のプローブ線Ｐ
と略直交するように配設されたｎ本のセンス線Ｓ1 〜Ｓ
n （以下、Ｓと総称する）と、半導体集積回路ＩＣの周
縁部に配置され各プローブ線Ｐに接続された選択装置Ｓ
Ｄと、プローブ線Ｐとセンス線Ｓとが交差する格子点の
各々に対応づけて半導体集積回路ＩＣに組み込まれたｍ
×ｎ組の電子スイッチ装置ＤＡ11〜ＤＡmn（以下、ＤＡ
と総称する）と、半導体集積回路ＩＣの周縁部に配置さ
れ各センス線Ｓに夫々入力端子において接続された２値
化装置ＡＤ1 〜ＡＤn （以下、ＡＤと総称する）と、半
導体集積回路ＩＣの周縁部に配置され２値化装置ＡＤに
接続された観察装置ＯＤと、半導体集積回路ＩＣの外部
に配置され半導体集積回路ＩＣの周縁部に設けられた複
数のパッドＰＤにプローブを介して接続される試験用電
子装置ＴＥなどを備えている。
【００３８】各電子スイッチ装置ＤＡは、その近傍のｉ
個の論理素子ＬＥの出力ライン上の試験点ＴＰ1 〜ＴＰ
i （以下、ＴＰと総称する）に夫々接続され電子スイッ
チ群Ｇを構成するｉ個の電子スイッチＥＱと、各電子ス
イッチＥＱに１対１に対応して接続されたｉ個の選択ス
イッチＳＱであって各々が対応するプローブ線Ｐ及びセ
ンス線Ｓに接続された選択スイッチＳＱとを備えてい
る。選択装置ＳＤは、プローブ線Ｐの１つに順々に選択
信号を出力し、選択信号が供給されたプローブ線Ｐに接
続された各電子スイッチ装置ＤＡの選択スイッチＳＱを
導通させるものであり、後述のように、プローブ線Ｐに
選択信号が出力されると、各電子スイッチ装置ＤＡを介
してそのプローブ線Ｐに接続された各論理素子ＬＥの試
験点ＴＰの２値化信号の組合せに対応した多値化信号が
各センス線Ｓに夫々発生するようになっている。２値化
装置ＡＤは、それが接続されたセンス線Ｓに発生した多
値化信号を各群のｉ個の試験点ＴＰにおける元の２値化
信号に再生するもので、各電子スイッチ群Ｇのｉ個の電
子スイッチＥＱに夫々接続されたｉ個の試験点ＴＰに対
応するｉ本の出力ラインＬ1 〜Ｌi （以下、Ｌと総称す
る）を介して観察装置ＯＤに接続されている。各２値化
装置ＡＤで再生されたｉ個の再生２値化信号は、夫々試
験点ＴＰに対応する出力ラインＬを介して観察装置ＯＤ
に出力されるようになっている。観察装置ＯＤは、２値
化装置ＡＤから出力された再生２値化信号を一時記憶し
て所定のタイミングで試験用電子装置ＴＥに出力するも
のである。試験用電子装置ＴＥは、そのプローブにより
半導体集積回路ＩＣに形成されたパッドＰＤを介して入
力側の複数の各論理素子ＬＥの入力端子、選択装置ＳＤ
及び観察装置ＯＤに電気的に接続され、半導体集積回路
ＩＣへの既知の種々の試験パターン信号の入力及び選択
装置ＳＤと観察装置ＯＤへのデータやクロック信号の入
力を行うとともに、観察装置ＯＤから出力された再生２
値化信号及び出力用のパッドＰＤから出力された出力信
号を分析し、半導体集積回路ＩＣの良否の判定、不良論
理素子の特定及び性能評価等を行うものである。試験用
電子装置ＴＥは、パターン発生部、タイミング発生部、
制御部、フェイルメモリ及びフォーマッタ等を備え、半
導体集積回路の試験用としては周知の装置と略同様のも
のなので、以下の説明においては詳細な説明は省略す
る。選択装置ＳＤと観察装置ＯＤは、半導体集積回路Ｉ
Ｃの論理素子ＬＥを用いて構成されている。
個の論理素子ＬＥの出力ライン上の試験点ＴＰ1 〜ＴＰ
i （以下、ＴＰと総称する）に夫々接続され電子スイッ
チ群Ｇを構成するｉ個の電子スイッチＥＱと、各電子ス
イッチＥＱに１対１に対応して接続されたｉ個の選択ス
イッチＳＱであって各々が対応するプローブ線Ｐ及びセ
ンス線Ｓに接続された選択スイッチＳＱとを備えてい
る。選択装置ＳＤは、プローブ線Ｐの１つに順々に選択
信号を出力し、選択信号が供給されたプローブ線Ｐに接
続された各電子スイッチ装置ＤＡの選択スイッチＳＱを
導通させるものであり、後述のように、プローブ線Ｐに
選択信号が出力されると、各電子スイッチ装置ＤＡを介
してそのプローブ線Ｐに接続された各論理素子ＬＥの試
験点ＴＰの２値化信号の組合せに対応した多値化信号が
各センス線Ｓに夫々発生するようになっている。２値化
装置ＡＤは、それが接続されたセンス線Ｓに発生した多
値化信号を各群のｉ個の試験点ＴＰにおける元の２値化
信号に再生するもので、各電子スイッチ群Ｇのｉ個の電
子スイッチＥＱに夫々接続されたｉ個の試験点ＴＰに対
応するｉ本の出力ラインＬ1 〜Ｌi （以下、Ｌと総称す
る）を介して観察装置ＯＤに接続されている。各２値化
装置ＡＤで再生されたｉ個の再生２値化信号は、夫々試
験点ＴＰに対応する出力ラインＬを介して観察装置ＯＤ
に出力されるようになっている。観察装置ＯＤは、２値
化装置ＡＤから出力された再生２値化信号を一時記憶し
て所定のタイミングで試験用電子装置ＴＥに出力するも
のである。試験用電子装置ＴＥは、そのプローブにより
半導体集積回路ＩＣに形成されたパッドＰＤを介して入
力側の複数の各論理素子ＬＥの入力端子、選択装置ＳＤ
及び観察装置ＯＤに電気的に接続され、半導体集積回路
ＩＣへの既知の種々の試験パターン信号の入力及び選択
装置ＳＤと観察装置ＯＤへのデータやクロック信号の入
力を行うとともに、観察装置ＯＤから出力された再生２
値化信号及び出力用のパッドＰＤから出力された出力信
号を分析し、半導体集積回路ＩＣの良否の判定、不良論
理素子の特定及び性能評価等を行うものである。試験用
電子装置ＴＥは、パターン発生部、タイミング発生部、
制御部、フェイルメモリ及びフォーマッタ等を備え、半
導体集積回路の試験用としては周知の装置と略同様のも
のなので、以下の説明においては詳細な説明は省略す
る。選択装置ＳＤと観察装置ＯＤは、半導体集積回路Ｉ
Ｃの論理素子ＬＥを用いて構成されている。
【００３９】次に、前記試験装置の詳細な構成の１例に
ついて図２に基いて説明する。尚、各電子スイッチ群Ｇ
に接続される試験点ＴＰの数は２個とする。半導体集積
回路ＩＣに組み込まれたｍ本のプローブ線Ｐとｎ本のセ
ンスＳとが交差する格子点の各々に対応して夫々配置さ
れたスイッチ装置ＤＡは、論理素子ＬＥ1 ・ＬＥ2 の出
力ライン上の試験点ＴＰ1 ・ＴＰ2 に夫々接続され電子
スイッチ群Ｇを構成するＮチャンネル型ＭＯＳトランジ
スタからなる電子スイッチＥＱ1 ・ＥＱ2 と、各電子ス
イッチＥＱ1 ・ＥＱ2 に夫々接続されたＮチャンネル型
ＭＯＳトランジスタからなる選択スイッチＳＱ1 ・ＳＱ
2 とで構成され、プローブ線Ｐに選択信号を出力する選
択装置ＳＤは、ｍ個のＤ型フリップフロップＦＦ1 〜Ｆ
Ｆm を縦続接続したシフトレジスタを備え、各センス線
Ｓに夫々接続された２値化装置ＡＤは２ビットのＡ／Ｄ
変換器を備えている。また、各センス線Ｓは、各電子ス
イッチ群Ｇの電子スイッチＥＱ1 ・ＥＱ2 に夫々接続さ
れた試験点ＴＰ1 ・ＴＰ2 における２値化信号の組合せ
に対応した多値化信号を電子スイッチＥＱ1 ・ＥＱ2 及
び選択スイッチＳＱ1 ・ＳＱ2 と協働してセンス線Ｓに
発生させるために抵抗Ｒを介して半導体集積回路ＩＣの
定電圧源Ｖｃに接続されている。観察装置ＯＤは、ｎ個
の２ビットの直列／並列型シフトレジスタＳＲ1 〜ＳＲ
n （以下、ＳＲと総称する）を縦続接続して構成され、
各２値化装置ＡＤとこれに対応するシフトレジスタＳＲ
とは２本の出力ラインＫ1 ・Ｋ2 を介して接続され、こ
れらラインＫ1 ・Ｋ2 は夫々試験点ＴＰ1 ・ＴＰ2 に対
応づけられている。選択装置ＳＤは、試験用電子装置Ｔ
Ｅからの制御データ及びクロック信号が夫々入力される
パッドＰＤ1 ・ＰＤ2 に接続されるとともに、試験用電
子装置ＴＥに制御データを出力するためのパッドＰＤ3
に接続され、観察装置ＯＤは、試験用電子装置ＴＥから
のクロック信号、各シフトレジスタＳＲを直列モード又
は並列モードに設定するためのモード設定信号及び試験
用の観察データが夫々入力されるパッドＰＤ4 〜ＰＤ7
に接続されるとともに、試験用電子装置ＴＥに再生２値
化信号を出力するためのパッドＰＤ8 ・ＰＤ9 に接続さ
れている。
ついて図２に基いて説明する。尚、各電子スイッチ群Ｇ
に接続される試験点ＴＰの数は２個とする。半導体集積
回路ＩＣに組み込まれたｍ本のプローブ線Ｐとｎ本のセ
ンスＳとが交差する格子点の各々に対応して夫々配置さ
れたスイッチ装置ＤＡは、論理素子ＬＥ1 ・ＬＥ2 の出
力ライン上の試験点ＴＰ1 ・ＴＰ2 に夫々接続され電子
スイッチ群Ｇを構成するＮチャンネル型ＭＯＳトランジ
スタからなる電子スイッチＥＱ1 ・ＥＱ2 と、各電子ス
イッチＥＱ1 ・ＥＱ2 に夫々接続されたＮチャンネル型
ＭＯＳトランジスタからなる選択スイッチＳＱ1 ・ＳＱ
2 とで構成され、プローブ線Ｐに選択信号を出力する選
択装置ＳＤは、ｍ個のＤ型フリップフロップＦＦ1 〜Ｆ
Ｆm を縦続接続したシフトレジスタを備え、各センス線
Ｓに夫々接続された２値化装置ＡＤは２ビットのＡ／Ｄ
変換器を備えている。また、各センス線Ｓは、各電子ス
イッチ群Ｇの電子スイッチＥＱ1 ・ＥＱ2 に夫々接続さ
れた試験点ＴＰ1 ・ＴＰ2 における２値化信号の組合せ
に対応した多値化信号を電子スイッチＥＱ1 ・ＥＱ2 及
び選択スイッチＳＱ1 ・ＳＱ2 と協働してセンス線Ｓに
発生させるために抵抗Ｒを介して半導体集積回路ＩＣの
定電圧源Ｖｃに接続されている。観察装置ＯＤは、ｎ個
の２ビットの直列／並列型シフトレジスタＳＲ1 〜ＳＲ
n （以下、ＳＲと総称する）を縦続接続して構成され、
各２値化装置ＡＤとこれに対応するシフトレジスタＳＲ
とは２本の出力ラインＫ1 ・Ｋ2 を介して接続され、こ
れらラインＫ1 ・Ｋ2 は夫々試験点ＴＰ1 ・ＴＰ2 に対
応づけられている。選択装置ＳＤは、試験用電子装置Ｔ
Ｅからの制御データ及びクロック信号が夫々入力される
パッドＰＤ1 ・ＰＤ2 に接続されるとともに、試験用電
子装置ＴＥに制御データを出力するためのパッドＰＤ3
に接続され、観察装置ＯＤは、試験用電子装置ＴＥから
のクロック信号、各シフトレジスタＳＲを直列モード又
は並列モードに設定するためのモード設定信号及び試験
用の観察データが夫々入力されるパッドＰＤ4 〜ＰＤ7
に接続されるとともに、試験用電子装置ＴＥに再生２値
化信号を出力するためのパッドＰＤ8 ・ＰＤ9 に接続さ
れている。
【００４０】プローブ線Ｐを選択する選択信号を「１」
レベル、選択しない非選択信号を「０」レベルとする
と、半導体集積回路ＩＣを試験する場合には、先ず全て
のプローブ線Ｐに非選択信号を供給して初期化し、次に
試験用電子装置ＴＥから入力用のパッドＰi を介して複
数の試験パターン信号のうちの選択された１つを半導体
集積回路ＩＣに供給する。次にパッドＰＤ1 から入力さ
れるクロック信号の第１回目の立ち上がり時に「１」レ
ベルの制御データを入力することによりプローブ線Ｐ1
に選択信号を出力してプローブ線Ｐi に接続された選択
スイッチＥＱ1 ・ＥＱ2 を導通させる。このとき、プロ
ーブ線Ｐi に対応するｎ組の電子スイッチ群Ｇの各々か
ら対応するセンス線Ｓに、試験点ＴＰ1 ・ＴＰ2 の２値
化信号の組合せに対応する多値化信号が発生する。セン
ス線Ｓに発生した多値化信号は夫々対応する２値化装置
ＡＤにより元の試験点ＴＰ1 ・ＴＰ2 における２値化信
号に再生され、再生された２値化信号は試験点ＴＰ1 ・
ＴＰ2 に対応する出力ラインＫ1 ・Ｋ2 を介して観察装
置ＯＤの対応するシフトレジスタＳＲに出力される。各
２値化装置ＡＤから出力された再生２値化信号は、観察
装置ＯＤにより一時記憶され、その後、所定のタイミン
グで順々に観察装置ＯＤから試験用電子装置ＴＥに出力
される。次にクロック信号の第２回目以降の立ち上がり
時毎に「０」レベルの制御データを入力することによ
り、プローブ線Ｐ1から順次隣接するプローブ線Ｐに選
択信号が出力され、第ｍ回目のクロック信号の立ち上が
り時にはプローブ線Ｐm に選択信号が出力される。この
ようにその他のプローブ線Ｐに順々に選択信号を供給
し、前記同様に、各センス線Ｓへの多値化信号の発生
と、２値化信号への再生と、再生２値化信号の観察装置
ＯＤへの出力及び再生２値化信号の試験用電子装置ＴＥ
への出力が繰り返される。このようにして１つの試験パ
ターン信号について試験が完了すると、次に別の試験パ
ターン信号を選択して、前記同様に、全部のプローブ線
Ｐを介して試験試験を行い、以下同様に繰り返して全部
の試験パターン信号についての試験を行う。
レベル、選択しない非選択信号を「０」レベルとする
と、半導体集積回路ＩＣを試験する場合には、先ず全て
のプローブ線Ｐに非選択信号を供給して初期化し、次に
試験用電子装置ＴＥから入力用のパッドＰi を介して複
数の試験パターン信号のうちの選択された１つを半導体
集積回路ＩＣに供給する。次にパッドＰＤ1 から入力さ
れるクロック信号の第１回目の立ち上がり時に「１」レ
ベルの制御データを入力することによりプローブ線Ｐ1
に選択信号を出力してプローブ線Ｐi に接続された選択
スイッチＥＱ1 ・ＥＱ2 を導通させる。このとき、プロ
ーブ線Ｐi に対応するｎ組の電子スイッチ群Ｇの各々か
ら対応するセンス線Ｓに、試験点ＴＰ1 ・ＴＰ2 の２値
化信号の組合せに対応する多値化信号が発生する。セン
ス線Ｓに発生した多値化信号は夫々対応する２値化装置
ＡＤにより元の試験点ＴＰ1 ・ＴＰ2 における２値化信
号に再生され、再生された２値化信号は試験点ＴＰ1 ・
ＴＰ2 に対応する出力ラインＫ1 ・Ｋ2 を介して観察装
置ＯＤの対応するシフトレジスタＳＲに出力される。各
２値化装置ＡＤから出力された再生２値化信号は、観察
装置ＯＤにより一時記憶され、その後、所定のタイミン
グで順々に観察装置ＯＤから試験用電子装置ＴＥに出力
される。次にクロック信号の第２回目以降の立ち上がり
時毎に「０」レベルの制御データを入力することによ
り、プローブ線Ｐ1から順次隣接するプローブ線Ｐに選
択信号が出力され、第ｍ回目のクロック信号の立ち上が
り時にはプローブ線Ｐm に選択信号が出力される。この
ようにその他のプローブ線Ｐに順々に選択信号を供給
し、前記同様に、各センス線Ｓへの多値化信号の発生
と、２値化信号への再生と、再生２値化信号の観察装置
ＯＤへの出力及び再生２値化信号の試験用電子装置ＴＥ
への出力が繰り返される。このようにして１つの試験パ
ターン信号について試験が完了すると、次に別の試験パ
ターン信号を選択して、前記同様に、全部のプローブ線
Ｐを介して試験試験を行い、以下同様に繰り返して全部
の試験パターン信号についての試験を行う。
【００４１】前記プローブ線Ｐのうちの例えばプローブ
線Ｐ5 に選択信号が出力されると、定電圧源Ｖｃ、抵抗
Ｒ、選択スイッチＳＱ1 ・ＳＱ2 及び電子スイッチＥＱ
1 ・ＥＱ2 により、試験点ＴＰ1 ・ＴＰ2 における
「１」又は「０」レベルの２値化信号の４通りの組合わ
せのうちの１つの１つの組合わせに対応した多値化信号
がセンス線Ｓ2 に発生して２値化装置ＡＤ2 に入力され
る。この多値化信号は、２値化装置ＡＤ2 により試験点
ＴＰ1 ・ＴＰ2 における元の２値化信号に再生され、再
生２値化信号は、試験点ＴＰ1 ・ＴＰ2 に対応する出力
ラインＫ1 ・Ｋ2 を介して観察装置ＯＤの対応するシフ
トレジスタＳＲ2 に出力される。同様に、その他の電子
スイッチ装置ＤＡを介してプローブ線Ｐ5 に接続された
その他の群の試験点ＴＰ1 ・ＴＰ2 の２値化信号は夫々
多値化され、対応する２値化装置ＡＤにより再生されて
観察装置ＯＤに出力される。各２値化装置ＡＤから観察
装置ＯＤに出力された再生２値化信号は、観察装置ＯＤ
の各シフトレジスタＳＲがモード設定信号により並列モ
ードに設定されていて且つパッドＰＤ4 から入力される
クロック信号が第１回目に立ち上がる時に観察装置ＯＤ
に記憶され、次に各シフトレジスタＳＲがモード設定信
号により直列モードに設定された後、第２回目以降のク
ロック信号が入力される毎にセンス線Ｓn に出力された
多値化信号の再生２値化信号から順次隣接するセンス線
Ｓに出力された多値化信号の再生２値化信号がパッドＰ
Ｄ8 ・ＰＤ9 を介して観察装置ＯＤに出力される。
線Ｐ5 に選択信号が出力されると、定電圧源Ｖｃ、抵抗
Ｒ、選択スイッチＳＱ1 ・ＳＱ2 及び電子スイッチＥＱ
1 ・ＥＱ2 により、試験点ＴＰ1 ・ＴＰ2 における
「１」又は「０」レベルの２値化信号の４通りの組合わ
せのうちの１つの１つの組合わせに対応した多値化信号
がセンス線Ｓ2 に発生して２値化装置ＡＤ2 に入力され
る。この多値化信号は、２値化装置ＡＤ2 により試験点
ＴＰ1 ・ＴＰ2 における元の２値化信号に再生され、再
生２値化信号は、試験点ＴＰ1 ・ＴＰ2 に対応する出力
ラインＫ1 ・Ｋ2 を介して観察装置ＯＤの対応するシフ
トレジスタＳＲ2 に出力される。同様に、その他の電子
スイッチ装置ＤＡを介してプローブ線Ｐ5 に接続された
その他の群の試験点ＴＰ1 ・ＴＰ2 の２値化信号は夫々
多値化され、対応する２値化装置ＡＤにより再生されて
観察装置ＯＤに出力される。各２値化装置ＡＤから観察
装置ＯＤに出力された再生２値化信号は、観察装置ＯＤ
の各シフトレジスタＳＲがモード設定信号により並列モ
ードに設定されていて且つパッドＰＤ4 から入力される
クロック信号が第１回目に立ち上がる時に観察装置ＯＤ
に記憶され、次に各シフトレジスタＳＲがモード設定信
号により直列モードに設定された後、第２回目以降のク
ロック信号が入力される毎にセンス線Ｓn に出力された
多値化信号の再生２値化信号から順次隣接するセンス線
Ｓに出力された多値化信号の再生２値化信号がパッドＰ
Ｄ8 ・ＰＤ9 を介して観察装置ＯＤに出力される。
【００４２】次に、試験点ＴＰにおける２値化信号の組
合わせとそれに対応してセンス線Ｓに発生する多値化信
号の１例について図３・図４に基いて詳細に説明する。
尚、プローブ線Ｐ5 に選択信号が出力されてセンス線Ｓ
2に発生する多値化信号を例に説明する。図３に示すよ
うに、プローブ線Ｐ5 とセンス線Ｓ2 とが交差する格子
点に対応して配置された電子スイッチ装置ＤＡ52は、Ｎ
チャンネル型ＭＯＳトランジスタからなり且つ試験点Ｔ
Ｐ1 ・ＴＰ2 に夫々接続された電子スイッチＥＱ1 ・Ｅ
Ｑ2 と、Ｎチャンネル型ＭＯＳトランジスタからなり且
つ電子スイッチＥＱ1 ・ＥＱ2 に夫々接続された選択ス
イッチＳＱ1 ・ＳＱ2 とで構成され、各電子スイッチＥ
Ｑ1 ・ＥＱ2 のゲート電極、ソース電極及びドレイン電
極は、夫々対応する試験点ＴＰ1 ・ＴＰ2 、半導体集積
回路ＩＣの接地ＧＮＤ及び対応する選択スイッチＳＱ1
・ＳＱ2 のソース電極に接続され、各選択スイッチＳＱ
1 ・ＳＱ2 のゲート電極とドレイン電極は夫々プローブ
線Ｐ5 とセンス線Ｓ2 とに接続されている。このように
電子スイッチＥＱ1 ・ＥＱ2 と選択スイッチＳＱ1 ・Ｓ
Ｑ2 を接続することにより、プローブ線Ｐ5 に「１」レ
ベルの選択信号が供給されていない時には、選択スイッ
チＳＱ1 ・ＳＱ2 が導通せず、センス線Ｓ2 と接地ＧＮ
Ｄとは電気的に切り離され、プローブ線Ｐ5 に選択信号
が供給されている時には、選択スイッチＳＱ1 ・ＳＱ2
が導通するので、試験点ＴＰ1 ・ＴＰ2 における２値化
信号の「１」又は「０」に応じてセンス線Ｓ2 と接地Ｇ
ＮＤは電気的に接続又は切り離された状態となる。
合わせとそれに対応してセンス線Ｓに発生する多値化信
号の１例について図３・図４に基いて詳細に説明する。
尚、プローブ線Ｐ5 に選択信号が出力されてセンス線Ｓ
2に発生する多値化信号を例に説明する。図３に示すよ
うに、プローブ線Ｐ5 とセンス線Ｓ2 とが交差する格子
点に対応して配置された電子スイッチ装置ＤＡ52は、Ｎ
チャンネル型ＭＯＳトランジスタからなり且つ試験点Ｔ
Ｐ1 ・ＴＰ2 に夫々接続された電子スイッチＥＱ1 ・Ｅ
Ｑ2 と、Ｎチャンネル型ＭＯＳトランジスタからなり且
つ電子スイッチＥＱ1 ・ＥＱ2 に夫々接続された選択ス
イッチＳＱ1 ・ＳＱ2 とで構成され、各電子スイッチＥ
Ｑ1 ・ＥＱ2 のゲート電極、ソース電極及びドレイン電
極は、夫々対応する試験点ＴＰ1 ・ＴＰ2 、半導体集積
回路ＩＣの接地ＧＮＤ及び対応する選択スイッチＳＱ1
・ＳＱ2 のソース電極に接続され、各選択スイッチＳＱ
1 ・ＳＱ2 のゲート電極とドレイン電極は夫々プローブ
線Ｐ5 とセンス線Ｓ2 とに接続されている。このように
電子スイッチＥＱ1 ・ＥＱ2 と選択スイッチＳＱ1 ・Ｓ
Ｑ2 を接続することにより、プローブ線Ｐ5 に「１」レ
ベルの選択信号が供給されていない時には、選択スイッ
チＳＱ1 ・ＳＱ2 が導通せず、センス線Ｓ2 と接地ＧＮ
Ｄとは電気的に切り離され、プローブ線Ｐ5 に選択信号
が供給されている時には、選択スイッチＳＱ1 ・ＳＱ2
が導通するので、試験点ＴＰ1 ・ＴＰ2 における２値化
信号の「１」又は「０」に応じてセンス線Ｓ2 と接地Ｇ
ＮＤは電気的に接続又は切り離された状態となる。
【００４３】センス線Ｓ2 を所定のインピーダンスで定
電圧源Ｖｃに接続した状態において、プローブ線Ｐ5 に
選択信号が供給されると、各試験点ＴＰ1 ・ＴＰ2 にお
ける２値化信号の組合わせに対応して定電圧源Ｖｃから
抵抗Ｒを介してセンス線Ｓ2 を流れる電流について４通
りの電流経路が形成でき且つこれら電流経路毎に異なる
電流値の電流がセンス線Ｓ2 に流れるように、各電子ス
イッチＥＱ1 ・ＥＱ2 のＷ／Ｌ値は同一に設定され、選
択スイッチＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるよ
うに設定されている。即ち、プローブ線Ｐ5 に選択信号
が出力された状態において、試験点ＴＰ1 ・ＴＰ2 の２
値化信号が両方とも「０」レベル、試験点ＴＰ1 の２値
化信号が「１」レベルで試験点ＴＰ2 の２値化信号が
「０」レベル、試験点ＴＰ1 の２値化信号が「０」レベ
ルで試験点ＴＰ2 の２値化信号が「１」レベル、試験点
ＴＰ1 ・ＴＰ2 の２値化信号が両方とも「１」レベルの
夫々の場合に応じて形成される定電圧源Ｖｃから接地Ｇ
ＮＤにいたる４通りの電流経路を流れる電流によりセン
ス線Ｓ2 と２値化装置ＡＤ2 の入力端子との交点Ｉｐに
発生する多値化信号の電圧レベルを夫々Ｖ00、Ｖ10、Ｖ
01及びＶ11とすると、図４に示すように、Ｖ00＞Ｖ10＞
Ｖ01＞Ｖ11なる関係で多値化されるように選択スイッチ
ＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるように設定さ
れている。このように、試験点ＴＰ1 ・ＴＰ2 における
２値化信号の組合せに対応する電圧信号は２値化装置Ａ
Ｄ2 に入力され、その多値化信号は、２値化装置ＡＤ2
により試験点ＴＰ1 ・ＴＰ2 の元の２値化信号に再生さ
れ、試験点ＴＰ1 ・ＴＰ2 に対応した出力ラインＫ1 ・
Ｋ2 を介して観察装置ＯＤに出力される。
電圧源Ｖｃに接続した状態において、プローブ線Ｐ5 に
選択信号が供給されると、各試験点ＴＰ1 ・ＴＰ2 にお
ける２値化信号の組合わせに対応して定電圧源Ｖｃから
抵抗Ｒを介してセンス線Ｓ2 を流れる電流について４通
りの電流経路が形成でき且つこれら電流経路毎に異なる
電流値の電流がセンス線Ｓ2 に流れるように、各電子ス
イッチＥＱ1 ・ＥＱ2 のＷ／Ｌ値は同一に設定され、選
択スイッチＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるよ
うに設定されている。即ち、プローブ線Ｐ5 に選択信号
が出力された状態において、試験点ＴＰ1 ・ＴＰ2 の２
値化信号が両方とも「０」レベル、試験点ＴＰ1 の２値
化信号が「１」レベルで試験点ＴＰ2 の２値化信号が
「０」レベル、試験点ＴＰ1 の２値化信号が「０」レベ
ルで試験点ＴＰ2 の２値化信号が「１」レベル、試験点
ＴＰ1 ・ＴＰ2 の２値化信号が両方とも「１」レベルの
夫々の場合に応じて形成される定電圧源Ｖｃから接地Ｇ
ＮＤにいたる４通りの電流経路を流れる電流によりセン
ス線Ｓ2 と２値化装置ＡＤ2 の入力端子との交点Ｉｐに
発生する多値化信号の電圧レベルを夫々Ｖ00、Ｖ10、Ｖ
01及びＶ11とすると、図４に示すように、Ｖ00＞Ｖ10＞
Ｖ01＞Ｖ11なる関係で多値化されるように選択スイッチ
ＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるように設定さ
れている。このように、試験点ＴＰ1 ・ＴＰ2 における
２値化信号の組合せに対応する電圧信号は２値化装置Ａ
Ｄ2 に入力され、その多値化信号は、２値化装置ＡＤ2
により試験点ＴＰ1 ・ＴＰ2 の元の２値化信号に再生さ
れ、試験点ＴＰ1 ・ＴＰ2 に対応した出力ラインＫ1 ・
Ｋ2 を介して観察装置ＯＤに出力される。
【００４４】次に、半導体集積回路ＩＣの論理素子ＬＥ
と電子スイッチ装置ＤＡと試験点ＴＰを具体的に示した
１例について図５に基いて詳細に説明する。尚、各電子
スイッチ群Ｇに接続される試験点ＴＰの数は４個とす
る。センス線Ｓi とプローブ線Ｐi とが交差する格子点
の近傍には、この格子点に対応する１群の論理素子ＬＥ
として、インバータＬＥ1 、ナンドＬＥ2 、ノアＬＥ3
及びＤ型フリップフロップＬＥ4などの論理素子ＬＥが
配置され、これら論理素子ＬＥ1 〜ＬＥ3 の出力ライン
上と論理素子ＬＥ4 の正論理出力ライン上に試験点ＴＰ
1 〜ＴＰ4 が夫々設けられ、これら試験点ＴＰ1 〜ＴＰ
4 には夫々電子スイッチ群Ｇを構成する電子スイッチＥ
Ｑ1 〜ＥＱ4 が接続されている。電子スイッチＥＱ1 〜
ＥＱ4 は夫々Ｎチャンネル型ＭＯＳトランジスタで構成
され、電子スイッチＥＱ1 〜ＥＱ4 のゲート電極、ソー
ス電極及びドレイン電極は、対応する試験点ＴＰ1 〜Ｔ
Ｐ4 、半導体集積回路ＩＣの接地ＧＮＤ及びＮチャンネ
ル型ＭＯＳトランジスタで構成された対応する選択スイ
ッチＳＱ1 〜ＳＱ4 のソース電極に夫々接続され、選択
スイッチＳＱ1 〜ＳＱ4 のゲート電極とドレイン電極は
夫々プローブ線Ｐi とセンス線Ｓi とに接続されてい
る。
と電子スイッチ装置ＤＡと試験点ＴＰを具体的に示した
１例について図５に基いて詳細に説明する。尚、各電子
スイッチ群Ｇに接続される試験点ＴＰの数は４個とす
る。センス線Ｓi とプローブ線Ｐi とが交差する格子点
の近傍には、この格子点に対応する１群の論理素子ＬＥ
として、インバータＬＥ1 、ナンドＬＥ2 、ノアＬＥ3
及びＤ型フリップフロップＬＥ4などの論理素子ＬＥが
配置され、これら論理素子ＬＥ1 〜ＬＥ3 の出力ライン
上と論理素子ＬＥ4 の正論理出力ライン上に試験点ＴＰ
1 〜ＴＰ4 が夫々設けられ、これら試験点ＴＰ1 〜ＴＰ
4 には夫々電子スイッチ群Ｇを構成する電子スイッチＥ
Ｑ1 〜ＥＱ4 が接続されている。電子スイッチＥＱ1 〜
ＥＱ4 は夫々Ｎチャンネル型ＭＯＳトランジスタで構成
され、電子スイッチＥＱ1 〜ＥＱ4 のゲート電極、ソー
ス電極及びドレイン電極は、対応する試験点ＴＰ1 〜Ｔ
Ｐ4 、半導体集積回路ＩＣの接地ＧＮＤ及びＮチャンネ
ル型ＭＯＳトランジスタで構成された対応する選択スイ
ッチＳＱ1 〜ＳＱ4 のソース電極に夫々接続され、選択
スイッチＳＱ1 〜ＳＱ4 のゲート電極とドレイン電極は
夫々プローブ線Ｐi とセンス線Ｓi とに接続されてい
る。
【００４５】このように電子スイッチＥＱ1 〜ＥＱ4 と
選択スイッチＳＱ1 〜ＳＱ4 を接続することにより、試
験点ＴＰ1 〜ＴＰ4 における２値化信号の１６通りの組
合わせに対応して定電圧源Ｖｃから抵抗Ｒを介してセン
ス線Ｓi を流れる電流について１６通りの電流経路が形
成されるが、これら電流経路毎に異なる電流値の電流が
センス線Ｓi に流れるように、電子スイッチＥＱ1 〜Ｅ
Ｑ4 のＷ／Ｌ値は同一に設定され、選択スイッチＳＱ1
〜ＳＱ4 のＷ／Ｌ値は相互に異なるように設定されてい
る。このように電子スイッチＥＱ1 〜ＥＱ4 及び選択ス
イッチＳＱ1 〜ＳＱ4 のＷ／Ｌ値を設定することによ
り、試験点ＴＰ1 〜ＴＰ4 における２値化信号の組合わ
せに対応する電圧レベルの異なる多値化信号をセンス線
Ｓi に発生させることが出来る。
選択スイッチＳＱ1 〜ＳＱ4 を接続することにより、試
験点ＴＰ1 〜ＴＰ4 における２値化信号の１６通りの組
合わせに対応して定電圧源Ｖｃから抵抗Ｒを介してセン
ス線Ｓi を流れる電流について１６通りの電流経路が形
成されるが、これら電流経路毎に異なる電流値の電流が
センス線Ｓi に流れるように、電子スイッチＥＱ1 〜Ｅ
Ｑ4 のＷ／Ｌ値は同一に設定され、選択スイッチＳＱ1
〜ＳＱ4 のＷ／Ｌ値は相互に異なるように設定されてい
る。このように電子スイッチＥＱ1 〜ＥＱ4 及び選択ス
イッチＳＱ1 〜ＳＱ4 のＷ／Ｌ値を設定することによ
り、試験点ＴＰ1 〜ＴＰ4 における２値化信号の組合わ
せに対応する電圧レベルの異なる多値化信号をセンス線
Ｓi に発生させることが出来る。
【００４６】このように前記半導体集積回路ＩＣの試験
装置によれば、半導体集積回路ＩＣの試験点ＴＰがＸ
行、Ｙ列の配列構造の場合に、各格子点に対応させる複
数の試験点ＴＰをα行、β列の配列構造にすると、プロ
ーブ線Ｐの数をＸ／α本に、センス線Ｓの数をＹ／β本
に著しく低減することが可能になり、多数のプローブ線
Ｐと多数のセンス線Ｓによって半導体集積回路ＩＣの集
積度が低下するのを防止して試験装置の実用性と経済性
とを飛躍的に高めることが出来る。
装置によれば、半導体集積回路ＩＣの試験点ＴＰがＸ
行、Ｙ列の配列構造の場合に、各格子点に対応させる複
数の試験点ＴＰをα行、β列の配列構造にすると、プロ
ーブ線Ｐの数をＸ／α本に、センス線Ｓの数をＹ／β本
に著しく低減することが可能になり、多数のプローブ線
Ｐと多数のセンス線Ｓによって半導体集積回路ＩＣの集
積度が低下するのを防止して試験装置の実用性と経済性
とを飛躍的に高めることが出来る。
【００４７】ここで、図６に示すように、本変形例の試
験装置は、電子スイッチ装置ＤＡの各電子スイッチＥＱ
に接続される選択スイッチＳＱを１つの選択スイッチＳ
Ｑで共通化することも出来る。電子スイッチ装置ＤＡii
は、試験点ＴＰ1 に接続された電子スイッチＥＱ1 と試
験点ＴＰ2 に接続された電子スイッチＥＱ2 と電子スイ
ッチＥＱ1 ・ＥＱ2 に接続された１つの選択スイッチＳ
Ｑ1 とで構成され、電子スイッチＥＱ1 ・ＥＱ2 のＷ／
Ｌ値を相互に異なるように設定してある。このように電
子スイッチ装置ＤＡiiを構成することにより、前記実施
例と同様に試験点ＴＰ1 ・ＴＰ2 における２値化信号の
組合せに対応した多値化信号をセンス線Ｓi に発生させ
ることが出来、且つ電子スイッチ装置ＤＡiiを構成する
選択スイッチＳＱの数を低減することが出来る。
験装置は、電子スイッチ装置ＤＡの各電子スイッチＥＱ
に接続される選択スイッチＳＱを１つの選択スイッチＳ
Ｑで共通化することも出来る。電子スイッチ装置ＤＡii
は、試験点ＴＰ1 に接続された電子スイッチＥＱ1 と試
験点ＴＰ2 に接続された電子スイッチＥＱ2 と電子スイ
ッチＥＱ1 ・ＥＱ2 に接続された１つの選択スイッチＳ
Ｑ1 とで構成され、電子スイッチＥＱ1 ・ＥＱ2 のＷ／
Ｌ値を相互に異なるように設定してある。このように電
子スイッチ装置ＤＡiiを構成することにより、前記実施
例と同様に試験点ＴＰ1 ・ＴＰ2 における２値化信号の
組合せに対応した多値化信号をセンス線Ｓi に発生させ
ることが出来、且つ電子スイッチ装置ＤＡiiを構成する
選択スイッチＳＱの数を低減することが出来る。
【００４８】〔別実施例〕本実施例の試験装置は、複数
のセンス線Ｓに出力される多値化信号を１つの共通の２
値化装置ＡＤで２値化するように構成したものである。
図７に示すように、半導体集積回路ＩＣに組み込まれた
各センス線Ｓにアナログスイッチで構成された選択装置
ＳＤＡが接続され、選択装置ＳＤＡにはラインＨを介し
て１つの２値化装置ＡＤが接続され、２値化装置ＡＤは
電子スイッチ装置ＤＡに接続された試験点ＴＰの数と同
数の出力ラインＬ1 〜Ｌi を介して観察装置ＯＤＡに接
続されている。選択装置ＳＤからプローブ線Ｐに順次択
一的に選択信号を出力することによりセンス線Ｓに出力
される多値化信号は、選択装置ＳＤＡにより各センス線
Ｓに出力された多値化信号毎に所定のタイミングで順次
２値化装置ＡＤに出力され、２値化装置ＡＤで元の２値
化信号が再生されて試験点ＴＰ1 〜ＴＰi に対応する出
力ラインＬ1 〜Ｌi から観察装置ＯＤＡに出力されるよ
うになっている。このように試験装置を構成することに
より、２値化装置ＡＤ及び観察装置ＯＤを小規模化出来
且つそれらを接続するライン数を大幅に削減出来る。ま
た、選択装置ＳＤＡに複数のセンス線Ｓの多値化合成機
能を持たせて試験の高速化を実現することも可能であ
る。
のセンス線Ｓに出力される多値化信号を１つの共通の２
値化装置ＡＤで２値化するように構成したものである。
図７に示すように、半導体集積回路ＩＣに組み込まれた
各センス線Ｓにアナログスイッチで構成された選択装置
ＳＤＡが接続され、選択装置ＳＤＡにはラインＨを介し
て１つの２値化装置ＡＤが接続され、２値化装置ＡＤは
電子スイッチ装置ＤＡに接続された試験点ＴＰの数と同
数の出力ラインＬ1 〜Ｌi を介して観察装置ＯＤＡに接
続されている。選択装置ＳＤからプローブ線Ｐに順次択
一的に選択信号を出力することによりセンス線Ｓに出力
される多値化信号は、選択装置ＳＤＡにより各センス線
Ｓに出力された多値化信号毎に所定のタイミングで順次
２値化装置ＡＤに出力され、２値化装置ＡＤで元の２値
化信号が再生されて試験点ＴＰ1 〜ＴＰi に対応する出
力ラインＬ1 〜Ｌi から観察装置ＯＤＡに出力されるよ
うになっている。このように試験装置を構成することに
より、２値化装置ＡＤ及び観察装置ＯＤを小規模化出来
且つそれらを接続するライン数を大幅に削減出来る。ま
た、選択装置ＳＤＡに複数のセンス線Ｓの多値化合成機
能を持たせて試験の高速化を実現することも可能であ
る。
【００４９】尚、電子スイッチＥＱ及び選択スイッチＳ
ＱをＰチャンネル型ＭＯＳトランジスタで構成すること
も可能であるし、ＭＯＳトランジスタに限らずバイポー
ラトランジスタ、ジョセフソン素子、或いはＧａＡｓ素
子で構成することも有り得る。また、前記変形例を除く
実施例においては、電子スイッチ装置ＤＡにおいて複数
の電子スイッチＥＱのＷ／Ｌ値を同一に設定し、選択ス
イッチＳＱのＷ／Ｌ値を相互に異なるように設定した
が、選択スイッチＳＱのＷ／Ｌ値を同一に設定し、電子
スイッチＥＱのＷ／Ｌ値を相互に異なるように設定して
もよいし、電子スイッチＥＱと選択スイッチＳＱの組合
せにおけるＷ／Ｌ値を相互に異なるように設定してもよ
い。更に、レーザビームや電子ビームを用いてセンス線
Ｓに発生した信号を観察したり、プローブ線Ｐに選択信
号を出力することも可能である。加えて、前記試験装置
は汎用の半導体集積回路に限らず、種々のカスタムの半
導体集積回路の試験装置に適用出来ることは勿論であ
る。
ＱをＰチャンネル型ＭＯＳトランジスタで構成すること
も可能であるし、ＭＯＳトランジスタに限らずバイポー
ラトランジスタ、ジョセフソン素子、或いはＧａＡｓ素
子で構成することも有り得る。また、前記変形例を除く
実施例においては、電子スイッチ装置ＤＡにおいて複数
の電子スイッチＥＱのＷ／Ｌ値を同一に設定し、選択ス
イッチＳＱのＷ／Ｌ値を相互に異なるように設定した
が、選択スイッチＳＱのＷ／Ｌ値を同一に設定し、電子
スイッチＥＱのＷ／Ｌ値を相互に異なるように設定して
もよいし、電子スイッチＥＱと選択スイッチＳＱの組合
せにおけるＷ／Ｌ値を相互に異なるように設定してもよ
い。更に、レーザビームや電子ビームを用いてセンス線
Ｓに発生した信号を観察したり、プローブ線Ｐに選択信
号を出力することも可能である。加えて、前記試験装置
は汎用の半導体集積回路に限らず、種々のカスタムの半
導体集積回路の試験装置に適用出来ることは勿論であ
る。
【図１】半導体集積回路の試験装置の基本構成図であ
る。
る。
【図２】同試験装置の詳細回路図である。
【図３】スイッチ装置と２値化装置の接続を示す回路図
である。
である。
【図４】センス線に出力された多値化信号の１例を示す
線図である。
線図である。
【図５】スイッチ装置の１例を示す回路図である。
【図６】変形例に係る半導体集積回路の試験装置の図３
相当図である。
相当図である。
【図７】別実施例に係る半導体集積回路の試験装置の図
１相当図である。
１相当図である。
【図８】従来技術に係る半導体集積回路の試験装置の図
５相当図である。
５相当図である。
ＡＤ ２値化装置 ＤＡ 電子スイッチ装置 ＥＱ 電子スイッチ Ｇ 電子スイッチ群 ＧＮＤ 接地 ＩＣ 半導体集積回路 ＯＤ・ＯＤＡ 観察装置 Ｐ プローブ線 Ｒ 抵抗 Ｓ センス線 ＳＤ 選択装置 ＳＱ 選択スイッチ ＴＥ 試験用電子装置 Ｖｃ 定電圧源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 H03K 19/098 - 19/23 G01R 31/28
Claims (10)
- 【請求項１】 半導体集積回路に組み込まれた複数のプ
ローブ線及び複数のプローブ線と略直交するように配設
された複数のセンス線とを介して半導体集積回路を試験
する半導体集積回路の試験方法において、前記半導体集
積回路に、予め、複数のプローブ線と複数のセンス線と
が交差する複数の格子点に夫々対応し且つ対応するプロ
ーブ線に供給される選択信号に応動して対応するセンス
線に信号を出力可能となる複数の電子スイッチ装置であ
って、その各々が半導体集積回路の複数の試験点に夫々
接続され且つ対応するセンス線に接続された複数の電子
スイッチを備えた複数の電子スイッチ装置を組み込み、
（ａ）前記半導体集積回路に複数の試験パターン信号の
うちの選択された１つを供給する工程と、（ｂ）前記複
数のプローブ線のうちの選択された１つのプローブ線に
選択信号を出力する工程と、（ｃ）前記選択されたプロ
ーブ線に対応する複数の電子スイッチ装置の各々から対
応する各センス線に、複数の試験点の２値化信号の組合
わせに対応する多値化信号を発生させる工程と、（ｄ）
前記複数のセンス線に発生した多値化信号を前記２値化
信号の組合わせに対応する２値化信号に夫々変換して出
力する工程と、（ｅ）前記複数のプローブ線のうちの１
つを選択して前記（ｂ）〜（ｄ）を繰り返す工程と、
（ｆ）前記複数の試験パターン信号のうちの１つを選択
して前記（ａ）〜（ｅ）を繰り返す工程とを含むことを
特徴とする半導体集積回路の試験方法。 - 【請求項２】 半導体集積回路に組み込まれた複数のプ
ローブ線及び複数のプローブ線と略直交するように配設
された複数のセンス線とを介して半導体集積回路を試験
する半導体集積回路の試験装置において、前記複数のプ
ローブ線の１つに順々に選択信号を出力する選択手段
と、前記複数のプローブ線と複数のセンス線とが交差す
る複数の格子点に夫々対応づけて半導体集積回路内に組
み込まれ且つ対応するプローブ線に供給される選択信号
に応動して対応するセンス線に信号を出力可能となる複
数の電子スイッチ装置であって、その各々が半導体集積
回路の複数の試験点に夫々接続され且つ対応するセンス
線に接続された複数の電子スイッチを備えた複数の電子
スイッチ装置と、前記各電子スイッチ装置の複数の電子
スイッチに接続された複数の試験点の２値化信号の組合
せに対応した多値化信号を対応するセンス線に発生させ
る多値化手段と、前記各センス線に発生した多値化信号
を複数の試験点の２値化信号の組合せに対応する再生２
値化信号に変換する２値化手段と、を備えたことを特徴
とする半導体集積回路の試験装置。 - 【請求項３】 前記各電子スイッチ装置は、複数の電子
スイッチと対応するセンス線間に夫々介設され且つ選択
信号に応動して導通状態となる複数の選択スイッチを備
えたことを特徴とする請求項２に記載の半導体集積回路
の試験装置。 - 【請求項４】 前記各電子スイッチ装置において、複数
の選択スイッチ及び複数の電子スイッチが夫々Ｎチャン
ネル型ＭＯＳトランジスタで構成され、複数の選択スイ
ッチのゲート電極がプローブ線に夫々接続され且つこれ
ら選択スイッチのドレイン電極がセンス線に夫々接続さ
れ、複数の電子スイッチのゲート電極が複数の試験点に
夫々接続され且つこれら電子スイッチのドレイン電極が
対応する選択スイッチのソース電極に夫々接続され且つ
これら電子スイッチのソース電極が半導体集積回路の接
地に接続されたことを特徴とする請求項３に記載の半導
体集積回路の試験装置。 - 【請求項５】 前記多値化手段は、各センス線に抵抗を
介して接続された半導体集積回路の定電圧源と、各電子
スイッチ装置の複数の電子スイッチのソース電極に接続
された半導体集積回路の接地と、各電子スイッチ装置の
複数の電子スイッチ及び／又はこれらの電子スイッチに
夫々接続された複数の選択スイッチのＷ／Ｌ値を相互に
異ならせた構成とを備えていることを特徴とする請求項
４に記載の半導体集積回路の試験装置。 - 【請求項６】 前記各電子スイッチ装置は、複数の電子
スイッチと対応するセンス線間に共通に介設され且つ選
択信号に応動して導通状態となる１つの選択スイッチを
備えたことを特徴とする請求項２に記載の半導体集積回
路の試験装置。 - 【請求項７】 前記各センス線に接続された２値化手段
がＡ／Ｄ変換器からなることを特徴とする請求項５に記
載の半導体集積回路の試験装置。 - 【請求項８】 前記選択手段が複数のプローブ線に択一
的に選択信号を出力するシフトレジスタを含むことを特
徴とする請求項７に記載の半導体集積回路の試験装置。 - 【請求項９】 前記複数のセンス線に夫々接続された複
数の２値化手段の出力を受ける観察手段が設けられ、こ
の観察手段が複数の２値化手段の出力を受けて一時記憶
するシフトレジスタを含むことを特徴とする請求項８に
記載の半導体集積回路の試験装置。 - 【請求項１０】 前記複数の選択スイッチ及び複数の電
子スイッチが夫々Ｐチャンネル型ＭＯＳトランジスタで
構成され、複数の選択スイッチのゲート電極がプローブ
線に夫々接続され且つこれら選択スイッチのドレイン電
極がセンス線に夫々接続され、複数の電子スイッチのゲ
ート電極が複数の試験点に夫々接続され且つこれら電子
スイッチのドレイン電極が対応する選択スイッチのソー
ス電極に夫々接続され且つこれら電子スイッチのソース
電極が半導体集積回路の定電圧源に接続されたことを特
徴とする請求項３に記載の半導体集積回路の試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03141101A JP3138286B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体集積回路の試験方法及び試験装置 |
| US07/731,975 US5198757A (en) | 1991-05-15 | 1991-07-18 | Method and apparatus for testing semiconductor integrated circuit |
| US08/121,102 US5541505A (en) | 1991-05-15 | 1993-09-14 | Testing integrated circuits by consolidating a plurality of digital signals as a multilevel signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03141101A JP3138286B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体集積回路の試験方法及び試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04338667A JPH04338667A (ja) | 1992-11-25 |
| JP3138286B2 true JP3138286B2 (ja) | 2001-02-26 |
Family
ID=15284216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03141101A Expired - Lifetime JP3138286B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体集積回路の試験方法及び試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5198757A (ja) |
| JP (1) | JP3138286B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2884847B2 (ja) * | 1991-10-03 | 1999-04-19 | 三菱電機株式会社 | 故障検出機能を備えた半導体集積回路装置の製造方法 |
| EP0615131A1 (en) * | 1993-03-10 | 1994-09-14 | Co-Operative Facility For Aging Tester Development | Prober for semiconductor integrated circuit element wafer |
| US5781021A (en) * | 1994-01-11 | 1998-07-14 | Key Solutions Ltd. | Universal fixtureless test equipment |
| US5799021A (en) * | 1994-10-28 | 1998-08-25 | Duet Technologies, Inc. | Method for direct access test of embedded cells and customization logic |
| US5659483A (en) * | 1996-07-12 | 1997-08-19 | National Center For Manufacturing Sciences | System and method for analyzing conductor formation processes |
| US6260163B1 (en) | 1997-12-12 | 2001-07-10 | International Business Machines Corporation | Testing high I/O integrated circuits on a low I/O tester |
| JP3584845B2 (ja) * | 2000-03-16 | 2004-11-04 | 日立ハイテク電子エンジニアリング株式会社 | Ｉｃデバイスの試験装置及び試験方法 |
| CN103852709A (zh) * | 2012-11-28 | 2014-06-11 | 英业达科技有限公司 | 电路板上电子元件与电路板功能检测的系统及其方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| JP2673888B2 (ja) * | 1988-01-11 | 1997-11-05 | クロスチェック・テクノロジイ・インコーポレーテッド | 集積回路を電気的に試験する方法および装置 |
| US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
| US4975640A (en) * | 1990-02-20 | 1990-12-04 | Crosscheck Technology, Inc. | Method for operating a linear feedback shift register as a serial shift register with a crosscheck grid structure |
-
1991
- 1991-05-15 JP JP03141101A patent/JP3138286B2/ja not_active Expired - Lifetime
- 1991-07-18 US US07/731,975 patent/US5198757A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04338667A (ja) | 1992-11-25 |
| US5198757A (en) | 1993-03-30 |
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