JP2018536327A - 再構成可能回路 - Google Patents

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Abstract

再構成可能回路が、第1および第2の配線と、異なる時間においてアクティブな2つ以上の経路とを含む。各経路は、第1の端子が第1の配線に接続された第1のNVRSと、ドレイン端子が第1のNVRSの第2の端子に接続された第1のトランジスタと、第1の端子が第1のNVRSの第2の端子に接続された第2のNVRSと、ソース端子が第2のNVRSの第2の端子に接続され、ドレイン端子が第2の配線に接続された第2のトランジスタと、出力が第1のトランジスタのゲート端子に接続された2入力AND回路とを含む。時間制御信号が、2入力AND回路の第1の入力および第2のトランジスタのゲート端子に供給される。書込み制御信号が、2入力AND回路の第2の入力に供給される。

Description

本発明は、不揮発性抵抗スイッチを使用した再構成可能回路に関する。
半導体集積回路(IC)は、半導体基板上に組み立てられたトランジスタと、トランジスタを接続するのに使用される上層配線とによって構築される。トランジスタと配線とのパターンは、IC設計段階に決定される。トランジスタ間の相互接続は、製作後は変更することができない。
FPGA(フィールドプログラマブルゲートアレイ)などの再構成可能回路では、論理演算および相互接続情報を含む構成データはメモリに記憶され、したがって、最終使用者の要件に応じて製作後にメモリを構成することによって異なる論理演算および相互接続を実現することができる。さらに、マルチコンテキスト構成メモリを有するマルチコンテキストFPGAにより、ほとんどのアプリケーションがハードウェア資源を再使用することによって従来のFPGAよりも大きな論理密度を達成することが可能になり、その場合、記憶された構成データの複数の組は、時間多重化方式で迅速に切り替えることができる。
図1は、特許文献1に記載のランタイム変更可能データ信号ルーティングを実現することができる時間多重化スイッチ素子を示す。4つの経路が、2つの配線W1とW2との間に並列接続される。各経路において、構成メモリ(M1〜M4)によって制御される第1のパストランジスタ(Tr1〜Tr4)が、時間制御信号(S1〜S4)によって制御される第2のパストランジスタ(Tr5〜Tr8)に直列接続される。第2のパストランジスタTr5〜Tr8が、配線W1を配線W2に接続するために4つの経路のうちの1つを選び、4種類の構成データを記憶した構成メモリM1〜M4が、異なる時間において第1のパストランジスタTr1〜Tr4をON/OFFする。
商用FPGAのほとんどにおいて、SRAM(スタティックランダムアクセスメモリ)が構成データを記憶するのに使用される。典型的には、各SRAMは、6つのトランジスタから構成され、最新の各FPGAチップは、10Mより大きいSRAMを有し、それにより、極めて大きな面積オーバヘッドおよび費用が生じる。
SRAMベースのFPGAの問題を克服するために、トランジスタ層状の配線間に統合された不揮発性抵抗スイッチ(NVRS: non-volatile resistive switch)が、小さな面積オーバヘッドのために提案されている。不揮発性もゼロ待機電力消費に寄与する。
一例として、非特許文献1および特許文献2に示す再構成可能回路、および活性電極(Cu)と不活性電極(Ru)との間に挟まれた固体電解質から構成される不揮発性抵抗スイッチ(NVRS)が、高いOFF/ON抵抗比(>105)を有し、したがって、NVRSは、小さな面積オーバヘッドおよび高い論理密度を達成するためにCMOSスイッチに取って代わることができる。さらに、nMOSトランジスタよりも低いNVRSの容量により、低い電力消費および高い速度がもたらされる。NVRSのON/OFF状態は、電源が投入されていないときでもホールド状態であるので、電源がオンにされたとき直ちに構成データを読み込むことができる。非特許文献3では、NVRSが非常に小さな負荷容量を有することが説明されている。
米国特許第7486111(B2)号明細書 米国特許第8084768(B2)号明細書 米国特許第8816312(B2)号明細書
N. Bannoら、「Reliable Solid-Electrolyte Crossbar Switch for Programmable Logic Device」、Symposium on VLSI Technology、115〜116頁、(2010) Shunichi Kaeriyamaら、A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch、IEEE Journal of Solid-State Circuits、2005年1月、168〜176頁、vol. 40、No. 1. Makoto Miyamuraら、Low-power programmable-logic cell arrays using nonvolatile complementary atom switch、ISQED 2014、330〜334頁
図2は、典型的な1トランジスタ1NVRS抵抗セル(1T1R NVRC)構造を示し、その場合、トランジスタは、非特許文献2に示すように、高い書込み信頼性のために、選択された1T1R NVSCにアクセスし、選択されなかった1T1R NVSCを絶縁するスイッチとして働く。
図3は、従来のSRAMベースの時間多重化スイッチ素子における大きな面積、大きな静的電力消費および大きな待機時電力消費の問題を解決するために1T1R NVRCを使用した時間多重化スイッチ素子を示す。4つの経路が、2つの配線W1とW2との間に並列接続される。各経路は、NVRS(RS1〜RS4)と、共通の書込み制御信号Ctrlによって制御されるnMOSトランジスタ(Tr1-1〜Tr1-4)と、時間制御信号(S1〜S4)によって制御されるnMOSトランジスタ(Tr2-1〜Tr2-4)とを含む。
しかし、データルーティングモードでは、1つのNVRSおよび2つのnMOSトランジスタが、各経路上で直列に接続される。この場合、サイズが大きいnMOSトランジスタがNVRSに書き込むのに使用され、これにより、大きな遅延が生じる。さらに、論理値「1」のデータ信号が経路を通して転送されたとき、大きく低下した電圧レベルにより、次に接続されたCMOS回路に大きな直流が生じる。
さらに、書込みモードでは、プログラム電圧PV1およびPV2が、それぞれ配線W1およびW2に供給される。NVRSをセットする(ONにする)ために、プログラム電圧PV1は、高い電圧に接続され、プログラム電圧PV2は、接地線GNDに接続される。接地線GNDは、電圧レベルの低下なしで2つのカスケード接続されたnMOSトランジスタを通してNVRSに供給することができる。したがって、NVRSは、正しくONにすることができる。しかし、NVRSをリセットする(OFFにする)ために、プログラム電圧PV1は、接地線GNDに接続され、プログラム電圧PV2は、高い電圧に接続される。2つのカスケード接続されたnMOSトランジスタは、プログラム電圧PV2の電圧レベルを大きく低下させ、それにより、NVRSにリセットの失敗が生じることがある。
特許文献3では、典型的な1T2R NVRCが説明されている。図3に示す、典型的な1T1R NVRCベースの時間多重化スイッチ素子と同様に、この典型的な1T2R NVRCも上述のリセット信頼性の問題を有する。
本発明の目的は、マルチコンテキストFPGAのための高速、低電力、高信頼性のNVRSベースの時間多重化スイッチ素子を提供することにある。
前述の目的を達成するために、本発明のある例示的な実施形態の一態様は、
第1および第2の配線と、
異なる時間においてアクティブであり、第1の配線を第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が不揮発性抵抗スイッチの第2の端子に接続され、ソース端子が第2の配線に接続された第1のトランジスタと、
出力が第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、2入力AND回路の第1のデータ入力に供給され、書込み制御信号が、2入力AND回路の第2のデータ入力に供給される、再構成可能回路を提供する。
本発明のある例示的な実施形態の別の態様は、
第1および第2の配線と、
異なる時間においてアクティブであり、第1の配線を第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
第1の端子が第1の不揮発性抵抗スイッチの第2の端子に接続された第2の不揮発性抵抗スイッチと、
ソース端子が第2の不揮発性抵抗スイッチの第2の端子に接続され、ドレイン端子が第2の配線に接続された第2のトランジスタと、
出力が第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、2入力AND回路の第1のデータ入力および第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が2入力AND回路の第2のデータ入力に供給される、再構成可能回路を提供する。
本発明のある例示的な実施形態の他の態様は、
第1および第2の配線と、
異なる時間においてアクティブであり、第1の配線を第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
ソース端子が第1の不揮発性抵抗スイッチの第2の端子に接続された第2のトランジスタと、
第1の端子が第2のトランジスタのドレイン端子に接続され、第2の端子が第2の配線に接続された第2の不揮発性抵抗スイッチと、
出力が第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、2入力AND回路の第1のデータ入力および第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、2入力AND回路の第2のデータ入力に供給される、再構成可能回路を提供する。
本発明によれば、マルチコンテキストFPGAのための高速、低電力、高信頼性のランタイム変更可能データ信号ルーティングを実現することができる。
以下の説明は、本発明の様々な特徴およびステップをより詳細に示す。本発明の理解を容易にするために、説明においては、本発明を好ましい実施形態で示す添付の図面を参照する。しかし、本発明は図面に示す好ましい実施形態に限定されないことを理解されたい。
従来の時間多重化スイッチ素子を示す図である。 典型的な1T1R NVRCを示す図である。 典型的な1T1R NVRCを使用した時間多重化スイッチ素子を示す図である。 本発明の第1の例示的な実施形態による、1T1R NVRCベースの時間多重化スイッチ素子を示す図である。 1番目の種類の2入力AND回路を示す図である。 2番目の種類の2入力AND回路を示す図である。 以前の時間多重化スイッチ素子と、本発明の第1の例示的な実施形態による1T1R NVRCベースの時間多重化スイッチ素子との性能比較を示す図である。 本発明の第2の例示的な実施形態による、1T1R NVRCベースの時間多重化スイッチ素子を使用したクロスバースイッチを示す図である。 典型的な1T2R NVRCを示す図である。 典型的な1T2R NVRCを使用した時間多重化スイッチ素子を示す図である。 本発明の第3の例示的な実施形態による、1トランジスタ2NVRS抵抗セル(1T2R NVRC)ベースの時間多重化スイッチ素子を示す図である。 図10に示す1T2R NVRCベースの時間多重化スイッチ素子を使用したクロスバースイッチを示す図である。 本発明の第4の例示的な実施形態による、NVRS-トランジスタ-NVRSサンドイッチ構造に基づく1T2R NVRCベースの時間多重化スイッチ素子を示す図である。 図12に示す1T2R NVRCベースの時間多重化スイッチ素子を使用したクロスバースイッチを示す図である。
(第1の例示的な実施形態)
本発明の第1の例示的な実施形態を説明する。図4は、第1の例示的な実施形態により書込みおよび時間制御トランジスタが共有される、1T1R NVRCベースの時間多重化スイッチ素子を示す。4つの経路が、2つの配線W1とW2との間に並列接続される。経路の数は4つに限定されない。2つ以上の経路が、配線W1とW2との間に並列接続される。
各経路は、NVRS(RS1〜RS4)と、パストランジスタ(T1〜T4)と、2入力AND回路(A1〜A4)とを含む。第1の経路上では、NVRS RS1の第1の端子が、配線W1に接続され、NVRS RS1の第2の端子が、nMOSトランジスタから構成されるパストランジスタT1のドレイン端子に接続される。パストランジスタT1のゲート端子は、2入力AND回路A1の出力に接続される。パストランジスタT1のソース端子は、配線W2に接続される。
第2の経路上では、NVRS RS2の第1の端子が、配線W1に接続され、NVRS RS2の第2の端子が、nMOSトランジスタから構成されるパストランジスタT2のドレイン端子に接続される。パストランジスタT2のゲート端子は、2入力AND回路A2の出力に接続される。パストランジスタT2のソース端子は、配線W2に接続される。
第3の経路上では、NVRS RS3の第1の端子が、配線W1に接続され、NVRS RS3の第2の端子が、nMOSトランジスタから構成されるパストランジスタT3のドレイン端子に接続される。パストランジスタT3のゲート端子は、2入力AND回路A3の出力に接続される。パストランジスタT3のソース端子は、配線W2に接続される。
第4の経路上では、NVRS RS4の第1の端子が、配線W1に接続され、NVRS RS4の第2の端子が、nMOSトランジスタから構成されるパストランジスタT4のドレイン端子に接続される。パストランジスタT4のゲート端子は、2入力AND回路A4の出力に接続される。パストランジスタT4のソース端子は、配線W2に接続される。
共通の書込み制御信号Ctrlが、4つの2入力AND回路A1〜A4の第1のデータ入力に供給され、4つの時間制御信号S1〜S4が、4つの2入力AND回路A1〜A4の第2の入力に1対1の関係で供給される。各経路上では、NVRSが、1つのnMOSトランジスタだけに直列接続され、それにより、リセット動作の高信頼性がもたらされる。
書込みモードでは、プログラム電圧PV1およびPV2が、それぞれW1およびW2に供給される。第1の経路上のNVRS RS1が構成される場合、共通の書込み制御信号Ctrlおよび時間制御信号S1の両方がHIGHにセットされ、時間制御信号S2、S3およびS4がLOWにセットされる。第1の経路上のパストランジスタT1は、ONにされ、他の経路上の他のパストランジスタはOFFにされる。したがって、プログラム電圧PV1およびPV2は、構成のためにNVRS RS1の2つの端子に供給される。
データルーティングモードでは、共通の書込み制御信号CtrlがHIGHにセットされ、時間制御信号S1〜S4のうちの1つが、4つの経路のうちの1つを有効にするために一度にHIGHにセットされる。例えば、第2の経路を有効にしたい場合、時間制御信号S2が、パストランジスタT2をONにするためにHIGHにセットされる。同時に、時間制御信号S1、S3およびS4が、パストランジスタT1、T3およびT4をOFFにするためにLOWにセットされる。したがって、第2の経路は、アクティブとなり、NVRS RS2は、配線W1とW2にとの間のデータ転送を制御することができる。
図5は、2種類の2入力AND回路設計を示す。図5Aは、1番目の種類の2入力AND回路を示す。この2入力AND回路は、典型的なCMOS NANDゲートであるNANDゲート10と、典型的なCMOS NOTゲートであるNOTゲート11とを含む。NANDゲート10の出力は、NOTゲート11の入力に供給される。図4に示す、新規の1T1R NVRCベースの時間多重化スイッチ素子を構築するために、24(=4×6)のトランジスタを使用して、4つの2入力AND回路を実装することが必要であり、それにより、2入力AND回路内のトランジスタのサイズが各経路上のトランジスタ(T1〜T4)よりもずっと小さくても、大きな面積オーバヘッドが生じる。
図5Bは、2番目の種類の2入力AND回路を示す。この2入力AND回路は、2入力マルチプレクサ(2MUX)12と、典型的なCMOS NOTゲートであるNOTゲート11とを含む。共通の書込み制御信号Ctrlが、時間制御信号S1または接地線(GND)を2MUX 12の出力として選択して、2入力AND機能を実装するために使用される。共通の書込み制御信号Ctrlの逆電圧を生成するのに使用されるNOTゲート11を、図4に示す他の2入力AND回路によって共有することができ、それにより、小さな面積オーバヘッドがもたらされる。2MUX 12では、時間制御信号S1がフルスイングの信号転送のために伝送ゲートに供給され、接地線GNDが、論理ゼロの電圧低下を何も有さないnMOSパストランジスタに供給される。したがって、図4に示す、新規の1T1R NVRCベースの時間多重化スイッチ素子を構築するためには、2番目の種類の2入力AND回路が使用されるので、14個のトランジスタしか必要とされない。
図6は、図4に示す、2番目の種類の2入力AND回路を使用した、提案された1T1R NVRCベースの時間多重化スイッチ素子と、図3に示す、典型的な1T1R NVRCを使用した以前の時間多重化スイッチ素子との性能比較を示す。65nm CMOSルールに基づくHSPICEシミュレーション(Synopsys, Inc.の「HSPICE」を使用する)が実施されている。以前の時間多重化スイッチ素子に比較して、提案された時間多重化スイッチ素子は、遅延、漏れ電流および動的電力消費の、それぞれ40%、50%および37%の低減を達成し、面積は14%増加しただけである。
書込みおよび時間選択トランジスタが共有される、提案された1T1R NVRCベースの時間多重化スイッチ素子において、NVRSは、各経路上の1つだけの大サイズnMOSトランジスタに直列に接続され、それにより、以前の時間多重化スイッチ素子に比較して小さな遅延および次に接続されたCMOS回路中を流れる小さな直流がもたらされる。標準サイズのトランジスタによって構築された2入力AND回路により、非常に小さな面積オーバヘッドがもたらされる。
(第2の例示的な実施形態)
次に、本発明による第2の例示的な実施形態を説明する。本実施形態は、提案された1T1R NVRCベースの時間多重化スイッチ素子を使用した時間多重化クロスバースイッチを開示する。面積オーバヘッドを大幅に低減することができる。
図7は、2つの列配線と2つの行配線とを含む、提案された1T1R NVRSベースの時間多重化クロスバースイッチ(一例として、2×2クロスバースイッチと2つの時間状態とを使用する)を示す。各交差点において、2つの経路を有する、提案された1T1R NVRCベースの時間多重化スイッチ素子は、列配線を行配線に結合する。列および行配線は、データ転送およびNVRS書込み動作の両方に使用される。データは、列配線の下部端子に供給され、行配線の右側端子から出力される。
行書込み制御トランジスタTx0のソース端子は、行x0における行配線の左側端子に接続される。行書込み制御トランジスタTx0のドレイン端子は、ドレイン端子が行プログラム電圧信号線PVx0に接続された第1の書込み許可トランジスタTWEのソース端子に接続される。行書込み制御信号Ctrlx0は、行書込み制御トランジスタTx0のゲート端子に供給される。行書込み制御トランジスタTx0は、行書込み制御信号Ctrlx0により動作し、行x0における行配線の左側端子を第1の書込み許可トランジスタTWEのソース端子に結合する。
行書込み制御トランジスタTx1のソース端子は、行x1における行配線の左側端子に接続される。行書込み制御トランジスタTx1のドレイン端子は、ドレイン端子が行プログラム電圧信号線PVx1に接続された第2の書込み許可トランジスタTWEのソース端子に接続される。行書込み制御信号Ctrlx1は、行書込み制御トランジスタTx1のゲート端子に供給される。行書込み制御トランジスタTx1は、行書込み制御信号Ctrlx0により動作し、行x1における行配線の左側端子を第2の書込み許可トランジスタTWEのソース端子に結合する。
第3の書込み許可トランジスタTWEのソース端子は、列y0における列配線の最上部端子に接続される。第3の書込み許可トランジスタTWEのドレイン端子は、列プログラム電圧信号線PVy0に接続される。第3の書込み許可トランジスタTWEは、列y0における列配線の最上部端子を列プログラム電圧信号線PVy0に結合する。経路P00T1、P00T2、P10T1およびP10T2上のトランジスタのドレイン端子は、列y0における列配線に接続される。
第4の書込み許可トランジスタTWEのソース端子は、列y1における列配線の最上部端子に接続される。第4の書込み許可トランジスタTWEのドレイン端子は、列プログラム電圧信号線PVy1に接続される。第4の書込み許可トランジスタTWEは、列y1における列配線の最上部端子を列プログラム電圧信号線PVy1に結合する。経路P01T1、P01T2、P11T1およびP11T2上のトランジスタのドレイン端子は、列y1における列配線に接続される。
4つの書込み許可トランジスタTWEのすべては、書込み許可信号WEによって制御され、書込みモードにおいてアクティブである。
各行において、2入力AND回路が、異なる交差点において同じ時間状態経路を制御するために共有され、それにより、小さな面積オーバヘッドがもたらされる。例えば、行x0において、2入力AND回路A01が、同じ時間状態T1を有するが異なる交差点においてである経路P00T1およびP01T1上のトランジスタを制御するために使用される。行x0における2入力AND回路A01およびA02の第1の入力は、共通の行書込み制御信号Ctrlx0に接続され、行x1における2入力AND回路A03およびA04の第1の入力は、共通の行書込み制御信号Ctrlx1に接続される。同じ時間状態T1における2入力AND回路A01およびA03の第2の入力は、時間制御信号S1に接続され、同じ時間状態T2における2入力AND回路A02およびA04の第2の入力は、時間制御信号S2に接続される。
書込みモードでは、経路P00T2上のNVRS RS00T2をセットしたい場合、書込み許可信号WEは、書込み許可トランジスタTWEをONにするためにHIGHにセットされ、行書込み制御信号Ctrlx0および時間制御信号S2は、HIGHにセットされ、行書込み制御信号Ctrlx1および時間制御信号S1は、LOWにセットされる。したがって、プログラム電圧信号PVx0およびPVy0が、RS00T2に供給され、次いで、プログラム電圧信号PVx0が、HIGHにセットされ、プログラム電圧信号PVx1、PVy0およびPVy1が、RS00T2をセットするためにLOWにセットされる。
データルーティングモードでは、書込み許可信号WEは、プログラム電圧信号PVx0、PVx1、PVy0およびPVy1を絶縁するためにLOWにセットされる。行書込み制御信号Ctrlx0およびCtrlx1は、HIGHにセットされる。時間制御信号S1がHIGHであるとき、経路P00T1、P01T1、P10T1およびP11T1が、データルーティングのためにアクティブであるが、時間制御信号S2がHIGHであるとき、経路P00T2、P01T2、P10T2およびP11T2が、データルーティングのためにアクティブである。
(第3の例示的な実施形態)
次に、本発明による第3の例示的な実施形態を説明する。本実施形態は、1トランジスタ2NVRS抵抗セル(1T2R NVRC)を使用した高信頼性時間多重化クロスバースイッチを開示する。
まず、リセット信頼性を簡単に説明する。
図8は、OFF状態の信頼性が上述の第1および第2の実施形態による時間多重化スイッチ素子に使用された1T1R NVRCの信頼性よりもよい、典型的な1T2R NVRCを示す。2つのNVRS RS1およびRS2は、反対方向に直列に接続される。OFF状態にあるNVRS RS1およびRS2は、OFF状態寿命を大幅に延ばすために電圧ストレスを相補的に分割する。書込み制御信号Ctrlによって制御される書込み制御トランジスタTr1は、書込み動作のためにNVRS RS1およびRS2の共通の端子をプログラム電圧PVに結合する。
図9は、典型的な1T2R NVRCベースの時間多重化スイッチ素子を示す。例えば、第1の経路は、1T2R NVRC(RS11、RS12およびT1)と、2つの時間状態制御トランジスタT2およびT3とから構成される。データルーティング経路上の時間状態制御トランジスタT2は、書込みモードおよびデータルーティングモードの両方に使用されるが、プログラム電圧PV3に接続された時間状態制御トランジスタT3は、書込みモードだけに使用される。
書込みモードでは、プログラム電圧PV1およびPV2は、それぞれ、配線W1およびW2に供給される。RS11およびRS12に書き込みたいとき、書込み制御信号Ctrlおよび時間制御信号S1の両方がHIGHにセットされ、したがって、プログラム電圧信号PV1、PV2およびPV3が書込み動作のためにNVRS RS11およびRS12の端子に供給される。データルーティングモードでは、書込み制御信号Ctrlは、プログラム電圧信号PV3を絶縁するためにLOWにセットされる。時間制御信号T1〜T4は、時間多重化データルーティングを実現するために時間制御信号S1〜S4により4つの経路のうちの1つを選択することができる。
図3に示す典型的な1T1R NVRCベースの時間多重化スイッチ素子と同様に、上述の典型的な1T2R NVRCベースの時間多重化スイッチ素子もリセット信頼性の問題を有する。プログラム電圧信号PV3は、2つのカスケード接続されたnMOSトランジスタT1およびT2を通してNVRS RS11およびRS12の共通の端子に供給され、それにより、PV3に大きな電圧レベルの低下が生じる。結果として、RS11およびRS12は、正しくリセットすることができない。
リセット信頼性の問題を克服するために、上述の第1の実施形態に開示したように、書込みおよび時間制御トランジスタ共有方法が1T2R NVRCベースの時間多重化スイッチ素子に導入される。
図10は、本発明の第3の例示的な実施形態による1T2R NVRCベースの時間多重化スイッチ素子を示す。4つの経路が、2つの配線W1とW2との間に並列接続される。経路の数は4つに限定されない。2つ以上の経路を配線W1とW2との間に並列接続することができる。
第1の経路は、第1のNVRS RS11と、第2のNVRS RS12と、トランジスタT11およびT12と、2入力AND回路A1とを含む。第1のNVRS RS11の第1の端子は、配線W1に接続され、第1のNVRS RS11の第2の端子は、第2のNVRS RS2の第1の端子およびトランジスタT11のドレイン端子の両方に接続される。プログラム電圧信号PV3は、トランジスタT11のソース端子に供給される。第2のNVRS RS2の第2の端子は、トランジスタT12のソース端子に接続され、トランジスタT12のドレイン端子は、配線W2に接続される。
2入力AND回路A1の出力は、トランジスタT11のゲート端子に接続される。時間制御信号S1は、トランジスタT12のゲート端子および2入力AND回路A1の第1のデータ入力の両方に供給される。書込み制御信号Ctrlは、2入力AND回路A1の第2のデータ入力に供給される。
第2の経路は、第1のNVRS RS21と、第2のNVRS RS22と、トランジスタT21およびT22と、2入力AND回路A2とを含む。第3の経路は、第1のNVRS RS31と、第2のNVRS RS32と、トランジスタT31およびT32と、2入力AND回路A3とを含む。第4の経路は、第1のNVRS RS41と、第2のNVRS RS42と、トランジスタT41およびT42と、2入力AND回路A4とを含む。これらの経路では、第1および第2のNVRSと、トランジスタと、2入力AND回路とは、第1の経路の接続構造と同様のやり方で接続される。
上述の1T2R NVRCにおいて、各経路上では、プログラム電圧信号PV3は、ゲート端子が2入力AND回路によって制御される1つのnMOSトランジスタだけを通して第1および第2のNVRSの共通の端子に供給される。例えば、第1の経路上では、時間制御信号S1および書込み制御信号Ctrlが、2入力AND回路A1の2つの入力端子に供給される。時間制御信号S1および書込み制御信号Ctrlの両方がHIGHであるとき、nMOSトランジスタT11は、書込み動作のためにONにされる。
図11は、2つの列配線と2つの行配線とを含む1T2R NVRSベースの時間多重化クロスバースイッチ(一例として、2×2クロスバースイッチおよび2つの時間状態を使用する)を示す。各交差点において、2つの経路を有する、提案された1T2R NVRCベースの時間多重化スイッチ素子は、列配線を行配線に結合する。列および行配線は、データ転送およびNVRS書込み動作の両方に使用される。データは、列配線の下部端子に、および行配線の右側端子からの出力に供給される。
各列配線は、第1の列配線と第2の列配線とを含む。各交差点において、各経路の一方の端子は、行配線に接続され、各経路の他方の端子は、第1の列配線に接続される。各経路は、第1のNVRS RS1(図10に示すNVRS RS11、RS21、RS31、RS41に対応する)と、第2のNVRS RS2(図10に示すNVRS RS12、RS22、RS32、RS42に対応する)とを含む。
行書込み制御トランジスタTx0およびTx1のドレイン端子は、共通の行プログラム電圧線PVxに接続される。行書込み制御トランジスタTx0のソース端子は、行x0における行配線の左側端子に接続される。行書込み制御信号Ctrlx0は、行書込み制御トランジスタTx0のゲート端子に供給される。行書込み制御トランジスタTx0は、行書込み制御信号Ctrlx0により動作し、行x0における行配線の左側端子を共通の行プログラム電圧線PVxに結合する。
行書込み制御トランジスタTx1のソース端子は、行x1における行配線の左側端子に接続される。行書込み制御信号Ctrlx1は、行書込み制御トランジスタTx1のゲート端子に供給される。行書込み制御トランジスタTx1は、行書込み制御信号Ctrlx1により動作し、行x1における行配線の左側端子を共通の行プログラム電圧線PVxに結合する。
第1の列書込み制御トランジスタTy00およびTy10は、列y0およびy1における第1の列配線の最上部端子を共通の第1の列プログラム電圧線PVy0に結合する。第1の列書込み制御トランジスタTy00およびTy10のドレイン端子は、共通の第1の列プログラム電圧線PVy0に接続される。第1の列書込み制御トランジスタTy00のソース端子は、列y0における第1の列配線の最上部端子に接続される。第1の列書込み制御トランジスタTy10のソース端子は、列y1における第1の列配線の最上部端子に接続される。行書込み制御信号Ctrly0が、第1の列書込み制御トランジスタTy00のゲート端子に供給され、行書込み制御信号Ctrly1が、第1の列書込み制御トランジスタTy10のゲート端子に供給される。第1の列書込み制御トランジスタTy00およびTy10は、行書込み制御信号Ctrly0およびCtrly1によって制御される。
第2の列書込み制御トランジスタTy01およびTy11は、列y0およびy1における第2の列配線の最上部端子を共通の第2の列プログラム電圧線PVy1に結合する。第2の列書込み制御トランジスタTy01およびTy11のドレイン端子は、共通の第2の列プログラム電圧線PVy1に接続される。第2の列書込み制御トランジスタTy01のソース端子は、列y0における第2の列配線の最上部端子に接続される。第2の列書込み制御トランジスタTy11のソース端子は、列y1における第2の列配線の最上部端子に接続される。行書込み制御信号Ctrly0が、第2の列書込み制御トランジスタTy01のゲート端子に供給され、行書込み制御信号Ctrly1が、第2の列書込み制御トランジスタTy11のゲート端子に供給される。第2の列書込み制御トランジスタTy01およびTy11は、行書込み制御信号Ctrly0およびCtrly1によって制御される。
行x0および列y0において、nMOSトランジスタTT1およびTT2のドレイン端子は、第1の列配線に接続され、nMOSトランジスタT00T1およびT00T2のソース端子は、第2の列配線に接続される。同様に、行x1および列y0において、nMOSトランジスタTT1およびTT2のドレイン端子は、第1の列配線に接続され、nMOSトランジスタT10T1およびT10T2のソース端子は、第2の列配線に接続される。列y0におけるすべてのnMOSトランジスタT00T1、T00T2、T10T1およびT10T2は、互いに接続され、次いで、第2の列書込み制御トランジスタTy01によって第2の列プログラム電圧線PVy1に結合される。
行x0および列y01において、nMOSトランジスタTT1およびTT2のドレイン端子は、第1の列配線に接続され、nMOSトランジスタT01T1およびT01T2のソース端子は、第2の列配線に接続される。同様に、行x1および列y1において、nMOSトランジスタTT1およびTT2のドレイン端子は、第1の列配線に接続され、nMOSトランジスタT11T1およびT11T2のソース端子は、第2の列配線に接続される。列y1におけるすべてのnMOSトランジスタT01T1、T01T2、T11T1およびT11T2は、互いに接続され、次いで、第2の列書込み制御トランジスタTy11によって共通の第2の列プログラム電圧線PVy1に結合される。
4つの2入力AND回路A01、A02、A03およびA04は、nMOSトランジスタT00T1、T00T2、T10T1、T10T2、T01T1、T01T2、T11T1およびT11T2を制御して、異なる経路におけるNVRSに書き込むのに使用される。1つの2入力AND回路は、同じ行における同じ時間状態経路上のnMOSトランジスタを制御するために共有される。
2入力AND回路A01の出力は、nMOSトランジスタT00T2およびT01T2を制御するために共有される。AND2は、T00T2およびT01T2を制御するために共有される。2入力AND回路A02の出力は、nMOSトランジスタT00T1およびT01T1を制御するために共有される。2入力AND回路A03の出力は、nMOSトランジスタT10T2およびT11T2を制御するために共有される。2入力AND回路A04の出力は、nMOSトランジスタT10T1およびT11T1を制御するために共有される。
行書込み制御信号Ctrlx0は、2入力AND回路A01およびA02の第1の端子に供給され、行書込み制御信号Ctrlx1は、2入力AND回路A03およびA04の第1の端子に供給される。時間制御信号S1は、2入力AND回路A02およびA04の第2の端子に供給され、時間制御信号S2は、2入力AND回路A01およびA03の第2の端子に供給される。同じアクティブな時間状態T1を有する、異なる交差点における4つのnMOSトランジスタTT1は、時間制御信号S1に接続され、同じアクティブな時間状態T2を有する、異なる交差点における4つのnMOSトランジスタTT2は、時間制御信号S2に接続される。
書込みモードでは、第1のNVRS RS1および第2のNVRS RS2を書き込みたい場合、行書込み制御信号Ctrlx1、列書込み制御信号Ctrly0および時間制御信号S2が、HIGHにセットされ、行書込み制御信号Ctrlx0、列書込み制御信号Ctrly1および時間制御信号S1が、LOWにセットされ、したがって、プログラム電圧信号PVx、PVy0およびPVy1が、書込み動作のために第1のNVRS RS1および第2のNVRS RS2の端子に供給される。
データルーティングモードでは、書込み制御信号Ctrlx0、Ctrlx1、Ctrly0およびCtrly1は、プログラム電圧信号PVx、PVy0およびPVy1を列および行配線から絶縁するためにすべてLOWにセットされる。時間制御信号S1およびS2は、時間多重化データルーティングを実現するために、それぞれ、nMOSトランジスタTT1およびTT2を制御する。
(第4の例示的な実施形態)
次に、本発明による第4の例示的な実施形態を説明する。
図11に示す1T2R NVRCベースの時間多重化クロスバースイッチ(上述の第3の例示的な実施形態)において、列配線は、負荷容量がNVRSの負荷容量よりもずっと大きい、大きなサイズのトランジスタ(TT1およびTT2)に接続され、それにより、データルーティングモードにおいて、大きな遅延および動的電力消費が生じる。本実施形態では、そのような遅延および動的電力消費を低減することができる、高速低電力NVRS-トランジスタ-NVRSサンドイッチ式(RTR)1T2R NVRCベースの時間多重化クロスバースイッチを開示する。
図12は、上述の問題を克服することができる、第4の例示的な実施形態によるRTR 1T2R NVRCベースの時間多重化スイッチ素子を示す。図12に示すように、4つの経路が2つの配線W1とW2との間に並列接続される。経路の数は、4つに限定されない。2つ以上の経路を配線W1とW2との間に並列接続することができる。
各経路上では、時間制御トランジスタ(例えばT12、T22、T32およびT42)が2つのNVRS(例えばRS11およびRS12)によって挟まれる。この点は、図10に示す構造と異なる。
より具体的には、第1の経路上では、第1のNVRS RS11の第1の端子は、配線W1に接続され、第1のNVRS RS11の第2の端子は、トランジスタT11のドレイン端子およびトランジスタT12のソース端子に接続される。トランジスタT12のドレイン端子は、第2のNVRS RS12の第1の端子に接続され、第2のNVRS RS12の第2の端子は、配線W2に接続される。第2、第3および第4の経路では、第1および第2のNVRSならびにトランジスタが第1の経路の接続構造と同様のやり方で接続される。
RTR 1T2R NVRCベースの時間多重化スイッチ素子によれば、配線W1およびW2の両方が、大きなサイズのトランジスタ(例えばT12、T22、T32およびT42)の代わりにNVRSに接続される。したがって、上述の1T2R NVRC(上述の第3の例示的な実施形態)に比較して、遅延および動的電力消費を低減することができる。非特許文献3では、NVRSが非常に小さな負荷容量を有することが開示されている。
図13は、RTR 1T2R NVRCベースの時間多重化クロスバースイッチを示す。各交差点において、図12に示す2つの経路を有する1T2R NVRCベースの時間多重化スイッチ素子が列配線を行配線に結合する。各経路上では、時間制御トランジスタが2つのNVRSによって挟まれる。この点は、図11に示す構造と異なる。
より具体的には、行x0および列y0において、第1の経路上では、nMOSトランジスタTT1のソース端子が、nMOSトランジスタT00T1のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT1のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。第2の経路上では、nMOSトランジスタTT2のソース端子が、nMOSトランジスタT00T2のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT2のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。nMOSトランジスタT00T1およびT00T2のソース端子は、第2の列配線に接続される。
行x1および列y0において、第1の経路上では、nMOSトランジスタTT1のソース端子が、nMOSトランジスタT10T1のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT1のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。第2の経路上では、nMOSトランジスタTT2のソース端子が、nMOSトランジスタT10T2のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT2のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。nMOSトランジスタT10T1およびT10T2のソース端子は、第2の列配線に接続される。
行x0および列y1において、第1の経路上では、nMOSトランジスタTT1のソース端子が、nMOSトランジスタT01T1のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT1のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。第2の経路上では、nMOSトランジスタTT2のソース端子が、nMOSトランジスタT01T2のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT2のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。nMOSトランジスタT01T1およびT01T2のソース端子は、第2の列配線に接続される。
行x1および列y1において、第1の経路上では、nMOSトランジスタTT1のソース端子が、nMOSトランジスタT11T1のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT1のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。第2の経路上では、nMOSトランジスタTT2のソース端子が、nMOSトランジスタT11T2のドレイン端子に、および第1のNVRS RS1を通して行配線に接続され、nMOSトランジスタTT2のドレイン端子が、第2のNVRS RS2を通して第1の列配線に接続される。nMOSトランジスタT11T1およびT11T2のソース端子は、第2の列配線に接続される。
上述のRTR 1T2R NVRCベースの時間多重化クロスバースイッチによれば、時間制御トランジスタは、各経路上で、2つのNVRSによって挟まれ、したがって、列配線は、NVRSに接続されるが、大きなサイズの時間制御トランジスタには接続されない。データルーティングモードでは、データIn0が、列y0における第1の列配線の下部端子に供給され、データIn1が、列y1の第1の列配線の下部端子に供給される。NVRSの小さな負荷容量により、高速低電力データルーティングがもたらされる。
本発明は、上記の例示的な実施形態に限定されない。上記の例示的な実施形態は、本発明の一例であり、その構成および動作は、本発明の精神から逸脱することなく必要に応じて変更および/または修正することができる。例えば、これらの実施形態においては、不揮発性抵抗スイッチは、金属酸化物抵抗変化素子または固体電解質抵抗変化素子から構成することができる。
本発明の再構成可能回路は、携帯電話、IoT(モノのインターネット)デバイスなどにおいて使用することができる。
本発明は、以下の形態を採用することができる。しかし、この形態は、決して本発明を限定しない。
(付記1)第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記不揮発性抵抗スイッチの第2の端子に接続され、ソース端子が前記第2の配線に接続された第1のトランジスタと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。
(付記2)第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
第1の端子が前記第1の不揮発性抵抗スイッチの前記第2の端子に接続された第2の不揮発性抵抗スイッチと、
ソース端子が前記第2の不揮発性抵抗スイッチの第2の端子に接続され、ドレイン端子が前記第2の配線に接続された第2のトランジスタと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力および前記第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。
(付記3)第1および第2の配線と、
異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
各経路が、
第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
ドレイン端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
ソース端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第2のトランジスタと、
第1の端子が前記第2のトランジスタのドレイン端子に接続され、第2の端子が前記第2の配線に接続された第2の不揮発性抵抗スイッチと、
出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
時間制御信号が、前記2入力AND回路の第1のデータ入力および前記第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。
(付記4)前記2つ以上の経路上の前記第1のトランジスタのソース端子が、共通のプログラム電圧線に接続された、付記2または3による再構成可能回路。
(付記5)前記2つ以上の経路上の前記2入力AND回路の前記第1のデータ入力がすべて、共通の書込み制御信号線に接続され、前記2つ以上の経路上の前記2入力AND回路の前記第2のデータ入力が、異なる時間制御信号線に接続された、付記1〜3のうちのいずれかの1つによる再構成可能回路。
(付記6)2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用される、付記1〜3のうちのいずれかの1つによる再構成可能回路。
(付記7)前記2入力AND回路の前記出力が、同じ行の異なる交差点に設けられ、同時にアクティブである経路上の前記第1のトランジスタのゲート端子に接続された、付記6による再構成可能回路。
(付記8)2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記列配線ごとに設けられた複数の列書込み許可トランジスタであって、各列書込み許可トランジスタのソース端子が、対応する列配線に接続された、複数の列書込み許可トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのゲート端子が、行書込み制御信号線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み許可トランジスタであって、各行書込み許可トランジスタのソース端子が、対応する行書込み制御トランジスタのドレイン端子に接続され、各行書込み許可トランジスタのドレイン端子が、対応する行配線に対して設けられた行プログラム電圧線に接続された、複数の行書込み許可トランジスタとをさらに備え、
前記複数の列書込み許可トランジスタのゲート端子および前記複数の行書込み許可トランジスタのゲート端子が、共通の書込み許可信号線に接続された、付記1による再構成可能回路。
(付記9)2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記列配線ごとに設けられた複数の列書込み制御トランジスタであって、各列書込み制御トランジスタのドレイン端子が、共通の列プログラム電圧線に接続され、各第1の列書込み制御トランジスタのソース端子が、対応する列配線に接続された、複数の列書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのドレイン端子が、共通の行プログラム電圧線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタとをさらに備え、
列書込み制御信号が、前記列書込みトランジスタのゲート端子に1対1で供給され、行書込み制御信号が、前記行書込みトランジスタのゲート端子に1対1で供給される、付記2または3による再構成可能回路。
(付記10)2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、各列配線が、第1および第2の列配線を含み、
前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
前記第1の列配線ごとに設けられた複数の第1の列書込み制御トランジスタであって、各第1の列書込み制御トランジスタのドレイン端子が、共通の第1の列プログラム電圧線に接続され、各第1の列書込み制御トランジスタのソース端子が、対応する第1の列配線に接続された、複数の第1の列書込み制御トランジスタと、
前記第2の列配線ごとに設けられた複数の第2の列書込み制御トランジスタであって、各第2の列書込み制御トランジスタのドレイン端子が、共通の第2の列プログラム電圧線に接続され、各第2の列書込み制御トランジスタのソース端子が、対応する第2の列配線に接続された、複数の第2の列書込み制御トランジスタと、
前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのドレイン端子が、共通の行プログラム電圧線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタとをさらに備え、
同じ列における経路上の前記第1のトランジスタのソース端子が、互いに接続され、次いで、対応する第2の列配線に接続され、同じ列に設けられた前記第1および第2の列書込みトランジスタのゲート端子が、互いに接続され、次いで、列書込み制御信号に接続された、付記2または3による再構成可能回路。
(付記11)共通の時間制御信号が、同時にアクティブである経路上の前記第1のトランジスタのゲート端子に出力が接続された前記2入力AND回路の第2のデータ入力に供給され、共通の行書込み制御信号が、同じ行に設けられた経路上の前記第1のトランジスタのゲート端子に出力が接続された前記2入力AND回路の第1のデータ入力に供給される、付記8〜10のうちのいずれかの1つによる再構成可能回路。
(付記12)前記不揮発性抵抗スイッチが、金属酸化物抵抗変化素子または固体電解質抵抗変化素子を備える、付記1〜11のうちのいずれかの1つによる再構成可能回路。
10 NANDゲート
11 NOTゲート
12 2入力マルチプレクサ(2MUX)
A1〜A4、A01、A02、A03、A04 2入力AND回路
Ctrl 書込み制御信号
Ctrlx0、Ctrlx1 行書込み制御信号
GND 接地線
In0、In1 データ
M1〜M4 構成メモリ
P00T1、P00T2、P10T1、P10T2、P01T1、P01T2、P11T1、P11T2 経路
PV1、PV2、PV3 プログラム電圧、プログラム電圧信号
PVx0、PVx1 行プログラム電圧信号線
PVy0、PVy1 列プログラム電圧信号線
RS1〜RS4、RS11、RS12 不揮発性抵抗スイッチ(NVRS)
RS21、RS31、RS41 第1のNVRS
RS22、RS32、RS42 第2のNVRS
RS00T2 不揮発性抵抗スイッチ(NVRS)
S1〜S4 時間制御信号
T1〜T4 パストランジスタ、時間制御信号
T12、T22、T32、T42 時間制御トランジスタ
T41 トランジスタ
Tr1〜Tr4 第1のパストランジスタ、書込み制御トランジスタ
T11、Tr1-1〜Tr1-4、Tr2-1〜Tr2-4、TT1、TT2、T00T1、T00T2、T01T1、T01T2、T10T1、T10T2、T11T1、T11T2 nMOSトランジスタ
Tr5〜Tr8 第2のパストランジスタ
TWE 書込み許可トランジスタ
Tx0、Tx1 行書込み制御トランジスタ
Ty00、Ty10 第1の列書込み制御トランジスタ
Ty01、Ty11 第2の列書込み制御トランジスタ
W1、W2 配線
WE 書込み許可信号
x0、x1 行
y0、y1 列

Claims (10)

  1. 第1および第2の配線と、
    異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
    各経路が、
    第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
    ドレイン端子が前記不揮発性抵抗スイッチの第2の端子に接続され、ソース端子が前記第2の配線に接続された第1のトランジスタと、
    出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
    時間制御信号が、前記2入力AND回路の第1のデータ入力に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。
  2. 第1および第2の配線と、
    異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
    各経路が、
    第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
    ドレイン端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
    第1の端子が前記第1の不揮発性抵抗スイッチの前記第2の端子に接続された第2の不揮発性抵抗スイッチと、
    ソース端子が前記第2の不揮発性抵抗スイッチの第2の端子に接続され、ドレイン端子が前記第2の配線に接続された第2のトランジスタと、
    出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
    時間制御信号が、前記2入力AND回路の第1のデータ入力および前記第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。
  3. 第1および第2の配線と、
    異なる時間においてアクティブであり、前記第1の配線を前記第2の配線に結合するように構成された2つ以上の経路とを備え、
    各経路が、
    第1の端子が前記第1の配線に接続された第1の不揮発性抵抗スイッチと、
    ドレイン端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第1のトランジスタと、
    ソース端子が前記第1の不揮発性抵抗スイッチの第2の端子に接続された第2のトランジスタと、
    第1の端子が前記第2のトランジスタのドレイン端子に接続され、第2の端子が前記第2の配線に接続された第2の不揮発性抵抗スイッチと、
    出力が前記第1のトランジスタのゲート端子に接続された2入力AND回路とを含み、
    時間制御信号が、前記2入力AND回路の第1のデータ入力および前記第2のトランジスタのゲート端子の両方に供給され、書込み制御信号が、前記2入力AND回路の第2のデータ入力に供給される、再構成可能回路。
  4. 前記2つ以上の経路上の前記第1のトランジスタのソース端子が、共通のプログラム電圧線に接続された、請求項2または3に記載の再構成可能回路。
  5. 前記2つ以上の経路上の前記2入力AND回路の前記第1のデータ入力がすべて、共通の書込み制御信号線に接続され、前記2つ以上の経路上の前記2入力AND回路の前記第2のデータ入力が、異なる時間制御信号線に接続された、請求項1から3のいずれか一項に記載の再構成可能回路。
  6. 2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
    前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用される、請求項1、2および3のいずれか一項に記載の再構成可能回路。
  7. 前記2入力AND回路の前記出力が、同じ行の異なる交差点に設けられかつ同時にアクティブである経路上の前記第1のトランジスタのゲート端子に接続された、請求項6に記載の再構成可能回路。
  8. 2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
    前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
    前記列配線ごとに設けられた複数の列書込み許可トランジスタであって、各列書込み許可トランジスタのソース端子が、対応する列配線に接続された、複数の列書込み許可トランジスタと、
    前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのゲート端子が、行書込み制御信号線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタと、
    前記行配線ごとに設けられた複数の行書込み許可トランジスタであって、各行書込み許可トランジスタのソース端子が、対応する行書込み制御トランジスタのドレイン端子に接続され、各行書込み許可トランジスタのドレイン端子が、対応する行配線に対して設けられた行プログラム電圧線に接続された、複数の行書込み許可トランジスタとをさらに備え、
    前記複数の列書込み許可トランジスタのゲート端子および前記複数の行書込み許可トランジスタのゲート端子が、共通の書込み許可信号線に接続された、請求項1に記載の再構成可能回路。
  9. 2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、
    前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
    前記列配線ごとに設けられた複数の列書込み制御トランジスタであって、各列書込み制御トランジスタのドレイン端子が、共通の列プログラム電圧線に接続され、各第1の列書込み制御トランジスタのソース端子が、対応する列配線に接続された、複数の列書込み制御トランジスタと、
    前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのドレイン端子が、共通の行プログラム電圧線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタとをさらに備え、
    列書込み制御信号が、前記列書込みトランジスタのゲート端子に1対1で供給され、行書込み制御信号が、前記行書込みトランジスタのゲート端子に1対1で供給される、請求項2または3に記載の再構成可能回路。
  10. 2つ以上の行配線が、前記第1の配線として設けられ、2つ以上の列配線が、前記第2の配線として設けられ、各列配線が、第1および第2の列配線を含み、
    前記2つ以上の行配線と前記2つ以上の列配線との各交差点において、前記2つ以上の経路が、前記2つ以上の行配線のうちの1つを前記2つ以上の列配線のうちの1つに結合するのに使用され、
    前記第1の列配線ごとに設けられた複数の第1の列書込み制御トランジスタであって、各第1の列書込み制御トランジスタのドレイン端子が、共通の第1の列プログラム電圧線に接続され、各第1の列書込み制御トランジスタのソース端子が、対応する第1の列配線に接続された、複数の第1の列書込み制御トランジスタと、
    前記第2の列配線ごとに設けられた複数の第2の列書込み制御トランジスタであって、各第2の列書込み制御トランジスタのドレイン端子が、共通の第2の列プログラム電圧線に接続され、各第2の列書込み制御トランジスタのソース端子が、対応する第2の列配線に接続された、複数の第2の列書込み制御トランジスタと、
    前記行配線ごとに設けられた複数の行書込み制御トランジスタであって、各行書込み制御トランジスタのドレイン端子が、共通の行プログラム電圧線に接続され、各行書込み制御トランジスタのソース端子が、対応する行配線に接続された、複数の行書込み制御トランジスタとをさらに備え、
    同じ列における経路上の前記第1のトランジスタのソース端子が、互いに接続され、次いで、対応する第2の列配線に接続され、同じ列に設けられた前記第1および第2の列書込みトランジスタのゲート端子が、互いに接続され、次いで、列書込み制御信号に接続された、請求項2または3に記載の再構成可能回路。
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