JPH0769781B2 - レジスタ回路及びその集積回路 - Google Patents
レジスタ回路及びその集積回路Info
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- JPH0769781B2 JPH0769781B2 JP60271685A JP27168585A JPH0769781B2 JP H0769781 B2 JPH0769781 B2 JP H0769781B2 JP 60271685 A JP60271685 A JP 60271685A JP 27168585 A JP27168585 A JP 27168585A JP H0769781 B2 JPH0769781 B2 JP H0769781B2
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- flop
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
- Memory System (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パツケージ化された、多目的に使用可能な汎
用のレジスタ回路及びその集積回路に関するものであ
る。
用のレジスタ回路及びその集積回路に関するものであ
る。
［従来の技術］ トランジスタゲートを製造する場合に、MOS・トランジ
スタはバイポーラ・トランジスタより少ない成型により
製造出来るため、その構造は比較的簡単である。言い換
えれば、設計上多くのトランジスタを集積出来るので、
MOS・トランジスタの回路によつて、集積度の高い大容
量のメモリチツプや１チツプマイクロプロセツサを製造
出来る。
スタはバイポーラ・トランジスタより少ない成型により
製造出来るため、その構造は比較的簡単である。言い換
えれば、設計上多くのトランジスタを集積出来るので、
MOS・トランジスタの回路によつて、集積度の高い大容
量のメモリチツプや１チツプマイクロプロセツサを製造
出来る。
一方、バイポーラ・トランジスタはスイツチング速度が
MOS・トランジスタより早いので、前記マイクロプロセ
ツサ等より多量のデータを処理する大型計算機に向いて
いる。
MOS・トランジスタより早いので、前記マイクロプロセ
ツサ等より多量のデータを処理する大型計算機に向いて
いる。
そこで、多くの大型計算機はバイポーラの集積回路で作
られているが、前述の様に集積度が低いために何千もの
ICチツプが使用されており、それらのICチツプはそれぞ
れの用途に応じて別々に設計されていた。その為、ICチ
ツプのタイプにより製造過程が違つて設計や製造にかか
る時間もまちまちであつた。更に、設計者は費用の面で
規格品のICチツプを使いがちであり、計算機の設計にお
いては信頼性が犠牲にされていた。このように、多量の
バイポーラチツプを使用しなければならなかつたのは、
バイポーラ・トランジスタがMOS−トランジスタより構
造が複雑で、製造過程が多く設計上の制約もあつて、バ
イポーラ回路ではMOS回路程の集積度を達成出来なかつ
たためである。
られているが、前述の様に集積度が低いために何千もの
ICチツプが使用されており、それらのICチツプはそれぞ
れの用途に応じて別々に設計されていた。その為、ICチ
ツプのタイプにより製造過程が違つて設計や製造にかか
る時間もまちまちであつた。更に、設計者は費用の面で
規格品のICチツプを使いがちであり、計算機の設計にお
いては信頼性が犠牲にされていた。このように、多量の
バイポーラチツプを使用しなければならなかつたのは、
バイポーラ・トランジスタがMOS−トランジスタより構
造が複雑で、製造過程が多く設計上の制約もあつて、バ
イポーラ回路ではMOS回路程の集積度を達成出来なかつ
たためである。
この数年来、バイポーラICメーカーはフリツプフロツ
プ、マルチプレクサ、入力ゲート、出力ゲート等の素子
を色々と組み合わせてゲートアレイとしてパツケージ化
した製品を提供し始めた。特注のICチツプを作る場合に
は、ICチツプを基板から切り離す前に、金属被覆の過程
でそれぞれのICチツプは、コンピユータ回路設計者によ
つて設計された回路デザインに従つて相互に接続され
る。この方法によると、ICメーカにとつては廉価で基板
の大量生産に成功した事となり、一方回路設計者にとつ
ては目的の回路動作や機能を達成するためには、ロジツ
クゲートの特殊な組合わせで出来るICチツプの、ロジツ
クゲート間の接続方法を指定するだけでよくなつた。現
在、回路設計者は規格品を使わなくても、費用を気にす
ることなく望む様な回路を設計できる。
プ、マルチプレクサ、入力ゲート、出力ゲート等の素子
を色々と組み合わせてゲートアレイとしてパツケージ化
した製品を提供し始めた。特注のICチツプを作る場合に
は、ICチツプを基板から切り離す前に、金属被覆の過程
でそれぞれのICチツプは、コンピユータ回路設計者によ
つて設計された回路デザインに従つて相互に接続され
る。この方法によると、ICメーカにとつては廉価で基板
の大量生産に成功した事となり、一方回路設計者にとつ
ては目的の回路動作や機能を達成するためには、ロジツ
クゲートの特殊な組合わせで出来るICチツプの、ロジツ
クゲート間の接続方法を指定するだけでよくなつた。現
在、回路設計者は規格品を使わなくても、費用を気にす
ることなく望む様な回路を設計できる。
さて、計算機においてはレジスタが広範囲に使用され
る。レジスタはデータパスの中で使われるばかりでな
く、インストラクシヨンやリテラル値の様な情報のコン
トロールパスとしても使われる。この為、計算機に使用
される標準化されたレジスタというものはない。それ
で、異なるレジスタによつていちいち設計をし直す必要
がなく、したがつて、半導体製造業者に対して違つた成
型や組立てをさせる必要のない、バイポーラ製で多目的
の汎用レジスタの開発が急務であつた。
る。レジスタはデータパスの中で使われるばかりでな
く、インストラクシヨンやリテラル値の様な情報のコン
トロールパスとしても使われる。この為、計算機に使用
される標準化されたレジスタというものはない。それ
で、異なるレジスタによつていちいち設計をし直す必要
がなく、したがつて、半導体製造業者に対して違つた成
型や組立てをさせる必要のない、バイポーラ製で多目的
の汎用レジスタの開発が急務であつた。
［発明の目的］ 本発明は、異なるパス巾の種々のデータパスやコントロ
ールパスに使用出来る汎用のレジスタ回路及びその集積
回路を提供することを目的としている。
ールパスに使用出来る汎用のレジスタ回路及びその集積
回路を提供することを目的としている。
又、本発明は、レジスタを違つたビツト巾に変更するた
めに、同じ信号線をコントロール信号とデータ信号とに
使い分けることにより、複数のビツト巾の狭いレジスタ
から１つのビツト巾の広いレジスタまでの違つたモード
で動作する汎用のレジスタ回路及びその集積回路を提供
することも目的としている。
めに、同じ信号線をコントロール信号とデータ信号とに
使い分けることにより、複数のビツト巾の狭いレジスタ
から１つのビツト巾の広いレジスタまでの違つたモード
で動作する汎用のレジスタ回路及びその集積回路を提供
することも目的としている。
更に、本発明は、独立したコントロール信号が入力され
て個々に独立して動作する複数個の１ビツトレジスタか
ら、共通のコントロール信号で動作する前記複数のフリ
ツプフロツプ回路の全個数のｎビツト巾の１個のレジス
タまでの、所望のレジスタを設定出来る汎用のレジスタ
回路及びその集積回路をも提供しようとしている。
て個々に独立して動作する複数個の１ビツトレジスタか
ら、共通のコントロール信号で動作する前記複数のフリ
ツプフロツプ回路の全個数のｎビツト巾の１個のレジス
タまでの、所望のレジスタを設定出来る汎用のレジスタ
回路及びその集積回路をも提供しようとしている。
［発明の概要］ 前記目的を達成するために、本発明は、標準の入力ゲー
トセルと、マルチプレクサセルと、フリツプフロツプセ
ルと、出力ゲートセルとを使用したカスタムICゲートア
レイチツプ（又は、ダイ）を提供する。
トセルと、マルチプレクサセルと、フリツプフロツプセ
ルと、出力ゲートセルとを使用したカスタムICゲートア
レイチツプ（又は、ダイ）を提供する。
フリツプフロツプセルは、違つた巾で違つた数に分割出
来るレジスタを形成するように配置されている。
来るレジスタを形成するように配置されている。
マルチプレクサセルは、フリツプフロツプセルを相互接
続したり、モードコントロールのための一対のフリツプ
フロツプセルや、出力データをグループで反転制御する
指示フリツプフロツプにデータをシフトインする為に使
用される。又、マルチプレクサセルは、異なる入力ゲー
トセルからのデータ又はコントロール信号を受け取り、
ロード，リセツト等のゲート、又はレジスタ回路のモー
ドによつては、それぞれのフリツプフロツプセルへ前記
データやコントロール信号を送り出す。フリツプフロツ
プセルのアレイを分割するには、特殊なセルがインバー
タと共に使われるので、フリツプフロツプセルの出力を
反転したデータも得られる。この様にレジスタ回路は１
ビツトから、使用された全フリツプフロツプの個数のビ
ツトまでの巾を取ることが出来る。更に、前記ICゲート
アレイチツプ（又は、ダイ）を相互接続して、それぞれ
多くの異なるモードに置くことにより、１ビツトから使
用されたフリツプフロツプセルの上限のビツトまでの巾
を持つ汎用のレジスタを形成出来る。
続したり、モードコントロールのための一対のフリツプ
フロツプセルや、出力データをグループで反転制御する
指示フリツプフロツプにデータをシフトインする為に使
用される。又、マルチプレクサセルは、異なる入力ゲー
トセルからのデータ又はコントロール信号を受け取り、
ロード，リセツト等のゲート、又はレジスタ回路のモー
ドによつては、それぞれのフリツプフロツプセルへ前記
データやコントロール信号を送り出す。フリツプフロツ
プセルのアレイを分割するには、特殊なセルがインバー
タと共に使われるので、フリツプフロツプセルの出力を
反転したデータも得られる。この様にレジスタ回路は１
ビツトから、使用された全フリツプフロツプの個数のビ
ツトまでの巾を取ることが出来る。更に、前記ICゲート
アレイチツプ（又は、ダイ）を相互接続して、それぞれ
多くの異なるモードに置くことにより、１ビツトから使
用されたフリツプフロツプセルの上限のビツトまでの巾
を持つ汎用のレジスタを形成出来る。
［実施例］ 本実施例では、レジスタ回路について説明するが集積回
路も同じ動作である。レジスタ回路は、計算機内の多く
の違つたパス巾を持つデータパスやコントロールパスに
使用させる。レジスタ回路の機能は、２つのロード入
力，データ入力，リセツト入力，反転した又は反転しな
い出力を持つ個々にコントロールされるフリツプフロツ
プから、レジスタ回路内で使用可能な全フリツプフロツ
プ数のビツト巾を持つ１つのレジスタにまで拡張出来
る。
路も同じ動作である。レジスタ回路は、計算機内の多く
の違つたパス巾を持つデータパスやコントロールパスに
使用させる。レジスタ回路の機能は、２つのロード入
力，データ入力，リセツト入力，反転した又は反転しな
い出力を持つ個々にコントロールされるフリツプフロツ
プから、レジスタ回路内で使用可能な全フリツプフロツ
プ数のビツト巾を持つ１つのレジスタにまで拡張出来
る。
フリツプフロツプ内のいくつかは、レジスタ回路を所定
のモードで動作させるためのモードコントロールとして
使用されるし、又、出力データの反転のコントロールに
も使用される。レジスタ回路は、１つのICチツプ又はダ
イであつて、その機能はコントロール，データ入力，デ
ータ出力のピンの数により決まる。実施例で述べるチツ
プは68ピンであつて、その内56ピンがデータ及びコント
ロール信号として使用され、残りの12ピンは電源やアー
スとして使用されている。個々のフリツプフロツプセル
が別々に動作するモードのときは、別々のコントロール
が必要な為にコントロール信号が増加するので、データ
の入出力に使用出来るピン数は減少する。反対に、レジ
スタ回路を使用可能なフリツプフロツプセルを全て使用
して１つのレジスタとして動作させるモードのときは、
１組のコントロール信号のみで動作するので、コントロ
ール信号によつて使用されるピン以外はデータの入出力
に使用出来る。
のモードで動作させるためのモードコントロールとして
使用されるし、又、出力データの反転のコントロールに
も使用される。レジスタ回路は、１つのICチツプ又はダ
イであつて、その機能はコントロール，データ入力，デ
ータ出力のピンの数により決まる。実施例で述べるチツ
プは68ピンであつて、その内56ピンがデータ及びコント
ロール信号として使用され、残りの12ピンは電源やアー
スとして使用されている。個々のフリツプフロツプセル
が別々に動作するモードのときは、別々のコントロール
が必要な為にコントロール信号が増加するので、データ
の入出力に使用出来るピン数は減少する。反対に、レジ
スタ回路を使用可能なフリツプフロツプセルを全て使用
して１つのレジスタとして動作させるモードのときは、
１組のコントロール信号のみで動作するので、コントロ
ール信号によつて使用されるピン以外はデータの入出力
に使用出来る。
入力ピン，出力ピンをレジスタ回路が置かれているモー
ドによつて違つた目的に使用する為、多数のマルチプレ
クサセルが入力ピンとフリツプフロツプセルの間に置か
れていて、入力信号をフリツプフロツプセルに入力する
か、フリツプフロツプセルの動作をコントロールするコ
ントロール回路に入力するかを切り分けている。
ドによつて違つた目的に使用する為、多数のマルチプレ
クサセルが入力ピンとフリツプフロツプセルの間に置か
れていて、入力信号をフリツプフロツプセルに入力する
か、フリツプフロツプセルの動作をコントロールするコ
ントロール回路に入力するかを切り分けている。
又、専用ピンによつて保守モードになつた場合は、マル
チプレクサセルはレジスタ回路内の全フリツプフロツプ
セルを１本のシフトレジスタとしてつないでしまう。保
守モードのときは、モードコントロールや反転のコント
ロールをするフリツプフロツプセルを、レジスタ回路が
動作をする個々のモードに自由にセツト出来る。
チプレクサセルはレジスタ回路内の全フリツプフロツプ
セルを１本のシフトレジスタとしてつないでしまう。保
守モードのときは、モードコントロールや反転のコント
ロールをするフリツプフロツプセルを、レジスタ回路が
動作をする個々のモードに自由にセツト出来る。
フリツプフロツプの基本動作は次の様である。
（Ａ）：リセツト信号が“1"でクロツクパルスが入る
と、フリツプフロツプは“0"にセツトされる。
と、フリツプフロツプは“0"にセツトされる。
（Ｂ）：（Ａ）の条件でなくて、ロード信号とエネーブ
ル信号が共に“1"のときは、入力データがそのままフリ
ツプフロツプにロードされる。
ル信号が共に“1"のときは、入力データがそのままフリ
ツプフロツプにロードされる。
（Ｃ）：（Ａ）の条件でなくて、ロード信号とエネーブ
ル信号とのどちらか一方が“0"のときは、フリツプフロ
ツプは以前の状態を保つ。
ル信号とのどちらか一方が“0"のときは、フリツプフロ
ツプは以前の状態を保つ。
第１図は単一レジスタモードのときのレジスタ回路の概
略図である。ここで、10はフリツプフロツプによるレジ
スタ、11はロード／ホールド回路、12はリセツト回路、
13はクロツク回路、14はインバータ回路、15はインバー
タ回路をコントロールするインバータベクトルである。
略図である。ここで、10はフリツプフロツプによるレジ
スタ、11はロード／ホールド回路、12はリセツト回路、
13はクロツク回路、14はインバータ回路、15はインバー
タ回路をコントロールするインバータベクトルである。
前述した68ピンのレジスタ回路ではレジスタ10は22ビツ
ト巾で、１組のロード信号とエネーブル信号とリセツト
信号とが必要である。ここで、ロード／ホールド回路11
にロード信号とエネーブル信号が３本入力しているの
は、レジスタ回路が他のモードになつて、違つた巾の複
数のレジスタになつたときに必要な為で、この事は後述
する。第１図に示すように、レジスタ10の出力部分は反
転しないものや、反転したものや、更に詳しく後述する
ように種々の変化が可能である。
ト巾で、１組のロード信号とエネーブル信号とリセツト
信号とが必要である。ここで、ロード／ホールド回路11
にロード信号とエネーブル信号が３本入力しているの
は、レジスタ回路が他のモードになつて、違つた巾の複
数のレジスタになつたときに必要な為で、この事は後述
する。第１図に示すように、レジスタ10の出力部分は反
転しないものや、反転したものや、更に詳しく後述する
ように種々の変化が可能である。
第２図はレジスタ回路の１モード例を示している。この
モードでは、レジスタ回路のフリツプフロツプは、４ビ
ツトレジスタ20aと、８ビツトレジスタ20bと、10ビツト
レジスタ20cとの３組に分割されている。更に、４ビツ
トレジスタ20aと10ビツトレジスタ20cの出力は、第２図
に示すようにインバータ回路でインバータベクトルに応
じて反転する。前記３つのレジスタに対してはそれぞれ
１つのロード信号とエネーブル信号がロード／ホールド
回路21a,21b,21cに入力している。これが第１図でロー
ド信号とエネーブル信号を３本とした理由である。しか
し、第２図の前記３つのレジスタに対してもリセツト信
号は１つで良く、リセツト回路22によつて３つのレジス
タ全部にリセツト信号が供給されている。
モードでは、レジスタ回路のフリツプフロツプは、４ビ
ツトレジスタ20aと、８ビツトレジスタ20bと、10ビツト
レジスタ20cとの３組に分割されている。更に、４ビツ
トレジスタ20aと10ビツトレジスタ20cの出力は、第２図
に示すようにインバータ回路でインバータベクトルに応
じて反転する。前記３つのレジスタに対してはそれぞれ
１つのロード信号とエネーブル信号がロード／ホールド
回路21a,21b,21cに入力している。これが第１図でロー
ド信号とエネーブル信号を３本とした理由である。しか
し、第２図の前記３つのレジスタに対してもリセツト信
号は１つで良く、リセツト回路22によつて３つのレジス
タ全部にリセツト信号が供給されている。
前述したように、全フリツプフロツプは１本のシフトレ
ジスタにもなる。このことは第２図にも概略示してあ
る。この様な保守モードでは、全フリツプフロツプに
“1"あるいは“0"の信号がシフトインされる。前記方法
で、モードフリツプフロツプ24cとインバータベクトル
フリツプフロツプ24a,24bが初期化される。４ビツトレ
ジスタ20a、８ビツトレジスタ20b、10ビツトレジスタ20
cも前記方法により初期化出来る。前記シフトレジスタ
を実際に実現するには、通常はモードコントロール回路
24cにコントロールされているマルチプレクサ列が使用
される。保守モードでは、専用ピンが全フリツプフロツ
プを強制的にシフトレジスタにつなぎ換える。
ジスタにもなる。このことは第２図にも概略示してあ
る。この様な保守モードでは、全フリツプフロツプに
“1"あるいは“0"の信号がシフトインされる。前記方法
で、モードフリツプフロツプ24cとインバータベクトル
フリツプフロツプ24a,24bが初期化される。４ビツトレ
ジスタ20a、８ビツトレジスタ20b、10ビツトレジスタ20
cも前記方法により初期化出来る。前記シフトレジスタ
を実際に実現するには、通常はモードコントロール回路
24cにコントロールされているマルチプレクサ列が使用
される。保守モードでは、専用ピンが全フリツプフロツ
プを強制的にシフトレジスタにつなぎ換える。
第３図は他モードのレジスタ回路を示す。このモードで
はレジスタ回路は17ビツトレジスタであつて、その内８
ビツトはインバータベクトルを基に反転する。17ビツト
は６ビツトレジスタ30aと、４ビツトレジスタ30bと、３
ビツトレジスタ30cと、４つの１ビツトレジスタ30d〜30
gに分けられる。４ビツトレジスタ30bと１ビツトレジス
タ30d〜30gの出力は，第３図に示す様に、それぞれのイ
ンバータ回路でインバータベクトルを基に反転する。
又、それぞれのレジスタ30a〜30gは独自のロード／ホー
ルド回路31a〜31gを持つている。リセツト回路32からの
リセツト信号は６ビツトレジスタ30a,4ビツトレジスタ3
0b,3ビツトレジスタ30cをリセツトするが、他の４つの
１ビツトレジスタ30d〜30gは、それぞれ独自のリセツト
回路を持つている。
はレジスタ回路は17ビツトレジスタであつて、その内８
ビツトはインバータベクトルを基に反転する。17ビツト
は６ビツトレジスタ30aと、４ビツトレジスタ30bと、３
ビツトレジスタ30cと、４つの１ビツトレジスタ30d〜30
gに分けられる。４ビツトレジスタ30bと１ビツトレジス
タ30d〜30gの出力は，第３図に示す様に、それぞれのイ
ンバータ回路でインバータベクトルを基に反転する。
又、それぞれのレジスタ30a〜30gは独自のロード／ホー
ルド回路31a〜31gを持つている。リセツト回路32からの
リセツト信号は６ビツトレジスタ30a,4ビツトレジスタ3
0b,3ビツトレジスタ30cをリセツトするが、他の４つの
１ビツトレジスタ30d〜30gは、それぞれ独自のリセツト
回路を持つている。
第４図は、16ビツトレジスタとして使用した例を示す。
16ビツトの内、８ビツトはインバータベクトルを基に反
転する。レジスタ40a〜40dは１ビツトレジスタで、レジ
スタ40e〜40jは２ビツトレジスタである。インバータ回
路43a〜43fとインバートベクトル44a〜44fの出力とは反
転の為に使用される。
16ビツトの内、８ビツトはインバータベクトルを基に反
転する。レジスタ40a〜40dは１ビツトレジスタで、レジ
スタ40e〜40jは２ビツトレジスタである。インバータ回
路43a〜43fとインバートベクトル44a〜44fの出力とは反
転の為に使用される。
第５図は、レジスタ回路チツプ50内の各々のセルの配置
図である。第２図、第３図、第４図に示した回路に対応
させると、入力セルは、第５図Ｉの部分に置かれ、出力
セルは、第５図Ｏの部分に置かれる。実際はレジスタ回
路が置かれたモードによつて、いくつかのピンはあるモ
ードでは入力ピン、別のモードでは出力ピンになること
もある。第５図カラム51、カラム52にはマルチプレクサ
セルが置かれ、モードコントロールフリツプフロツプに
コントロールされて入力信号を違つたフリツプフロツプ
セルに送つたり、前述したシフトレジスタとしてフリツ
プフロツプセルを接続したりする。第５図カラム53、カ
ラム54にはフリツプフロツプセルが置かれている。
図である。第２図、第３図、第４図に示した回路に対応
させると、入力セルは、第５図Ｉの部分に置かれ、出力
セルは、第５図Ｏの部分に置かれる。実際はレジスタ回
路が置かれたモードによつて、いくつかのピンはあるモ
ードでは入力ピン、別のモードでは出力ピンになること
もある。第５図カラム51、カラム52にはマルチプレクサ
セルが置かれ、モードコントロールフリツプフロツプに
コントロールされて入力信号を違つたフリツプフロツプ
セルに送つたり、前述したシフトレジスタとしてフリツ
プフロツプセルを接続したりする。第５図カラム53、カ
ラム54にはフリツプフロツプセルが置かれている。
第6A図は、入力セルの代表例であり、インバートORやNO
Rゲートである。
Rゲートである。
第6B図は、出力セルの代表例ある。
第6C図は、マルチプレクサセルの代表例である。
第6D図は、フリツプフロツプセルの代表例である。
最後に、第７図を基にトータル２ビツトのレジスタ回路
例の動作を説明して、各セルの接続例を示す。ここで、
70a,70bは２ビツトのレジスタ用フリツプフロツプ、71
a,71b,73a,73b,78a,78bはANDゲート、74a,74b,77a,77b
はコントロール用フリツプフロツプ、72a,72b,75a,75b,
76a,76bはマルチプレクサであつて、71a,71b,75a,75bは
ロード／ホールド回路、72a,72bはリセツト回路、77a,7
7b,78a,78bはモードコントロール回路、74a,74bはイン
バータベクトル、73a,73bはインバータ回路に当る。
又、81〜89,91〜94,100はレジスタ回路のピンである。
例の動作を説明して、各セルの接続例を示す。ここで、
70a,70bは２ビツトのレジスタ用フリツプフロツプ、71
a,71b,73a,73b,78a,78bはANDゲート、74a,74b,77a,77b
はコントロール用フリツプフロツプ、72a,72b,75a,75b,
76a,76bはマルチプレクサであつて、71a,71b,75a,75bは
ロード／ホールド回路、72a,72bはリセツト回路、77a,7
7b,78a,78bはモードコントロール回路、74a,74bはイン
バータベクトル、73a,73bはインバータ回路に当る。
又、81〜89,91〜94,100はレジスタ回路のピンである。
この回路の動作を簡単に述べる。
（ａ）：ピン100は保守モードの専用ピンである。ピン1
00は通常“1"であるが、“0"が入力されると、ゲート78
a,78bの出力は常に“0"となり、マルチプレクサ76a,76b
はモード０で１番上部の入力を選択するので、レジスタ
回路はフリツプフロツプ77a-77b-74b-74a-70a-70bとつ
ながつた一本のシフトレジスタになる。
00は通常“1"であるが、“0"が入力されると、ゲート78
a,78bの出力は常に“0"となり、マルチプレクサ76a,76b
はモード０で１番上部の入力を選択するので、レジスタ
回路はフリツプフロツプ77a-77b-74b-74a-70a-70bとつ
ながつた一本のシフトレジスタになる。
（ｂ）：ピン100が“1"で、ピン89からデータがシフト
インされて、フリツプフロツプ77bが“1"、フリツプフ
ロツプ77aが“0"となると、モード１となつて、全マル
チプレクサは上から２番目の入力を選択する。この為、
レジスタ回路は、ロード／ホールド回路の入力としてゲ
ート71aの出力、リセツト回路としてピン84の入力を選
択し、フリツプフロツプへの入力としてピン83とピン87
を選択する。これはレジスタ回路が、１つの２ビツト巾
のレジスタとして動作することを意味し、２つのフリツ
プフロツプ70a,70bに対しては、共通のロード／ホール
ド回路、リセツト回路が働いている。
インされて、フリツプフロツプ77bが“1"、フリツプフ
ロツプ77aが“0"となると、モード１となつて、全マル
チプレクサは上から２番目の入力を選択する。この為、
レジスタ回路は、ロード／ホールド回路の入力としてゲ
ート71aの出力、リセツト回路としてピン84の入力を選
択し、フリツプフロツプへの入力としてピン83とピン87
を選択する。これはレジスタ回路が、１つの２ビツト巾
のレジスタとして動作することを意味し、２つのフリツ
プフロツプ70a,70bに対しては、共通のロード／ホール
ド回路、リセツト回路が働いている。
（ｃ）：ピン100が“1"、でフリツプフロツプ77bが
“0"、フリツプフロツプ77aが“1"になると、モード２
になつて、マルチプレクサは上から３番目の入力を選択
する。この為、レジスタ回路のフリツプフロツプ70a
は、ロード／ホールド回路の入力としてゲート71aの出
力、リセツト回路としてピン84の入力を選択する。一
方、フリツプフロツプ70bは、ロード／ホールド回路の
入力として、ゲート71bの出力、リセツト回路としてピ
ン88の入力を選択する。これは、レジスタ回路が、１ビ
ツト巾の２つのレジスタとして動作することを意味し、
２つのフリツプフロツプ70a,70bに対しては、それぞれ
独立したロード／ホールド回路、リセツト回路が働いて
いる。尚、クロツクは全フリツプフロツプ70a,70b,77a,
77b,74a,74bに共通であり、配線は図示されていない。
第７図の記号は、第6C図，第6D図の記号にそれぞれ対応
している。
“0"、フリツプフロツプ77aが“1"になると、モード２
になつて、マルチプレクサは上から３番目の入力を選択
する。この為、レジスタ回路のフリツプフロツプ70a
は、ロード／ホールド回路の入力としてゲート71aの出
力、リセツト回路としてピン84の入力を選択する。一
方、フリツプフロツプ70bは、ロード／ホールド回路の
入力として、ゲート71bの出力、リセツト回路としてピ
ン88の入力を選択する。これは、レジスタ回路が、１ビ
ツト巾の２つのレジスタとして動作することを意味し、
２つのフリツプフロツプ70a,70bに対しては、それぞれ
独立したロード／ホールド回路、リセツト回路が働いて
いる。尚、クロツクは全フリツプフロツプ70a,70b,77a,
77b,74a,74bに共通であり、配線は図示されていない。
第７図の記号は、第6C図，第6D図の記号にそれぞれ対応
している。
以上述べた様に、レジスタ回路は、入力ゲートセルと、
マルチプレクサセルと、フリツプフロツプセルと、出力
ゲートセルとで作られた特殊な種々のICゲートアレイチ
ツプに成り得る。すなわち、レジスタ回路において、フ
リツプフロツプセルは違つた巾のレジスタに分割出来た
し、モードによつては個々のフリツプフロツプセルとし
ても使用出来た。そして、形成されたそれぞれのレジス
タは、独自にコントロールされることはもちろんであ
る。
マルチプレクサセルと、フリツプフロツプセルと、出力
ゲートセルとで作られた特殊な種々のICゲートアレイチ
ツプに成り得る。すなわち、レジスタ回路において、フ
リツプフロツプセルは違つた巾のレジスタに分割出来た
し、モードによつては個々のフリツプフロツプセルとし
ても使用出来た。そして、形成されたそれぞれのレジス
タは、独自にコントロールされることはもちろんであ
る。
又、所定数のフリツプフロツプセルを含むインバートコ
ントロール回路は、フリツプフロツプセルからの出力を
種々に変換する機能を持つている。
ントロール回路は、フリツプフロツプセルからの出力を
種々に変換する機能を持つている。
又、所定数のフリツプフロツプセルを含むモードコント
ロール回路は、マルチプレクサセルに対する種々の入力
信号の選択をコントロールする機能を持つている。
ロール回路は、マルチプレクサセルに対する種々の入力
信号の選択をコントロールする機能を持つている。
更に、専用ピンがあつて、該ピンは前記モードコントロ
ールに優先して全フリツプフロツプセルを１本のシフト
レジスタにつなぎ変えて保守用として使用し、このとき
は前記モードコントロール回路やインバートコントロー
ル回路にも自由にデータをセツト出来る。
ールに優先して全フリツプフロツプセルを１本のシフト
レジスタにつなぎ変えて保守用として使用し、このとき
は前記モードコントロール回路やインバートコントロー
ル回路にも自由にデータをセツト出来る。
尚、本発明の開示によつて、本発明の精神と視野から出
ることなく当業者による種々の変化や変形が行なわれる
だろう。たとえば、本実施例は68ピンのレジスタ回路に
ついて述べたが、ピンの数は68ピンに限らない。又、そ
れぞれの機能を行なうピンの数，出力の反転以外の他の
機能を果たす内部フリツプフロツプ，フリツプフロツプ
の他の機能動作，フリツプフロツプの出力への組み合わ
さつた機能の追加，フリツプフロツプの分割の仕方，出
力の変換方法，入力の選択の仕方等、又は前記複数の組
合わせによる種々の変形が実現出来る。
ることなく当業者による種々の変化や変形が行なわれる
だろう。たとえば、本実施例は68ピンのレジスタ回路に
ついて述べたが、ピンの数は68ピンに限らない。又、そ
れぞれの機能を行なうピンの数，出力の反転以外の他の
機能を果たす内部フリツプフロツプ，フリツプフロツプ
の他の機能動作，フリツプフロツプの出力への組み合わ
さつた機能の追加，フリツプフロツプの分割の仕方，出
力の変換方法，入力の選択の仕方等、又は前記複数の組
合わせによる種々の変形が実現出来る。
［発明の効果］ 本発明によれば、同じ信号線をフリツプフロツプ制御手
段へ入力されるコントロール信号とフリツプフロツプセ
ルへ入力されるデータ信号とに使い分け、切り換え手段
によつてフリツプフロツプセルあるいはフリツプフロツ
プ制御手段のいずれかを切り換えることにより、複数の
ビツト巾の狭いレジスタから１つのビツト巾の広いレジ
スタまでの違つたモードで動作する汎用のレジスタ回路
及びその集積回路を提供できる。
段へ入力されるコントロール信号とフリツプフロツプセ
ルへ入力されるデータ信号とに使い分け、切り換え手段
によつてフリツプフロツプセルあるいはフリツプフロツ
プ制御手段のいずれかを切り換えることにより、複数の
ビツト巾の狭いレジスタから１つのビツト巾の広いレジ
スタまでの違つたモードで動作する汎用のレジスタ回路
及びその集積回路を提供できる。
すなわち、本発明によれば、用途に応じたICチツプを作
成出来ると共に、該ICチツプは用途に応じてICチツプ内
のレジスタを所望のレジスタ巾の独立したコントロール
信号により個々の独立して動作する所望の数のレジスタ
に分割出来、又、種々の出力を提供出来、更に、簡単に
保守の出来る汎用のレジスタ回路及びその集積回路を提
供出来る。
成出来ると共に、該ICチツプは用途に応じてICチツプ内
のレジスタを所望のレジスタ巾の独立したコントロール
信号により個々の独立して動作する所望の数のレジスタ
に分割出来、又、種々の出力を提供出来、更に、簡単に
保守の出来る汎用のレジスタ回路及びその集積回路を提
供出来る。
このため、本発明のレジスタ回路及びその集積回路を使
用することにより、計算機の設計者は回路が違う毎にい
ちいちその細部まで設計することなく、本発明のレジス
タ回路及びその集積回路の入出力ピンがコントロール信
号かデータ信号かの用途に基づいて、複数の本発明のレ
ジスタ回路及びその集積回路の入出力ピン間の接続方法
を示すだけでよい。
用することにより、計算機の設計者は回路が違う毎にい
ちいちその細部まで設計することなく、本発明のレジス
タ回路及びその集積回路の入出力ピンがコントロール信
号かデータ信号かの用途に基づいて、複数の本発明のレ
ジスタ回路及びその集積回路の入出力ピン間の接続方法
を示すだけでよい。
更に、本発明の複数のレジスタ回路及びその集積回路を
相互接続して、それぞれを異なるモードに置くことによ
り、多数の１ビツトレジスタから、複数の本発明のレジ
スタ回路及びその集積回路で使用されるフリツプフロツ
プセルの上限のビツトまでの拡張された巾を持つ１つの
レジスタまでの汎用のレジスタを形成出来る。
相互接続して、それぞれを異なるモードに置くことによ
り、多数の１ビツトレジスタから、複数の本発明のレジ
スタ回路及びその集積回路で使用されるフリツプフロツ
プセルの上限のビツトまでの拡張された巾を持つ１つの
レジスタまでの汎用のレジスタを形成出来る。
第１図はレジスタ回路の概略図、 第２図，第３図，第４図はレジスタ回路のモード例図、 第５図はチツプ上のセル配置図、 第6A図は入力セルの代表例図、 第6B図は出力セルの代表例図、 第6C図はマルチプレクサセルの代表例図、 第6D図はフリツプフロツプセルの代表例図、 第７図はレジスタ回路の動作説明図である。 図中、10……フリツプフロツプ、11……ロード／ホール
ド回路、12……リセツト回路、13……クロツク回路、14
……インバータ回路、15……インバータベクトルであ
る。
ド回路、12……リセツト回路、13……クロツク回路、14
……インバータ回路、15……インバータベクトルであ
る。
Claims (10)
- 【請求項１】それぞれが入力端子及び出力端子とフリツ
プフロツプセルとフリツプフロツプ制御手段とを有する
複数のフリツプフロツプ回路と、 各々の出力回路が各々の前記フリツプフロツプ回路の前
記出力端子に接続されている前記複数の出力回路と、 各々の入力回路が各々の前記フリツプフロツプ回路の前
記入力端子に接続されている前記複数の入力回路と、 前記複数の入力回路と前記複数のフリツプフロツプ回路
との間に接続され、ｎビツト巾の所望の１つ又は複数の
レジスタを選択的に形成する切り換え手段であって、ｎ
は１から前記複数のフリツプフロツプ回路の全個数まで
変更可能であり、それぞれの入力信号を前記フリツプフ
ロツプセルあるいはフリツプフロツプ制御手段のいずれ
かに切り換える前記切り換え手段とを備えることを特徴
とするレジスタ回路。 - 【請求項２】前記切り換え手段には、レジスタを形成す
るフリツプフロツプ回路の接続数を指示するために、モ
ードコントロール手段が接続されていることを特徴とす
る特許請求の範囲第１項記載のレジスタ回路。 - 【請求項３】前記切り換え手段は、各々のフリツプフロ
ツプ回路と入力回路とを接続するマルチプレクサ回路で
あることを特徴とする特許請求の範囲第２項記載のレジ
スタ回路。 - 【請求項４】前記マルチプレクサ回路は、１本のシフト
レジスタを形成するために、該シフトレジスタの下位ビ
ツトとなるフリツプフロツプ回路の出力回路と接続され
ることを特徴とする特許請求の範囲第３項記載のレジス
タ回路。 - 【請求項５】前記モードコントロール手段は、モード指
示信号を受信するために、前記シフトレジスタの最下位
ビツトのフリツプフロツプ回路を含むことを特徴とする
特許請求の範囲第４項記載のレジスタ回路。 - 【請求項６】それぞれが入力端子及び出力端子とフリツ
プフロツプセルとフリツプフロツプ制御手段とを有する
複数のフリツプフロツプ回路と、 各々の出力回路が各々の前記フリツプフロツプ回路の前
記出力端子に接続されている前記複数の出力回路と、 各々の入力回路が各々の前記フリツプフロツプ回路の前
記入力端子に接続されている前記複数の入力回路と、 前記複数の入力回路と前記複数のフリツプフロツプ回路
との間に接続され、ｎビツト巾の所望の１つ又は複数の
レジスタを選択的に形成する切り換え手段であって、ｎ
は１から前記複数のフリツプフロツプ回路の全個数まで
変更可能であり、それぞれの入力信号を前記フリツプフ
ロツプセルあるいはフリツプフロツプ制御手段のいずれ
かに切り換える前記切り換え手段と、 前記複数の出力回路または複数の入力回路とに接続され
る所定数の入出力ピンとを備えることを特徴とする集積
回路。 - 【請求項７】前記切り換え手段には、レジスタを形成す
るフリツプフロツプ回路の接続数を指示するために、モ
ードコントロール手段が接続されていることを特徴とす
る特許請求の範囲第６項記載の集積回路。 - 【請求項８】前記切り換え手段は、各々のフリツプフロ
ツプ回路と入力回路とを接続するマルチプレクサ回路で
あることを特徴とする特許請求の範囲第７項記載の集積
回路。 - 【請求項９】前記マルチプレクサ回路は、１本のシフト
レジスタを形成するために、該シフトレジスタの下位ビ
ツトとなるフリツプフロツプ回路の出力回路と接続され
ることを特徴とする特許請求の範囲第８項記載の集積回
路。 - 【請求項１０】前記モードコントロール手段は、モード
指示信号を受信するために、前記シフトレジスタの最下
位ビツトのフリツプフロツプ回路を含むことを特徴とす
る特許請求の範囲第９項記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/678,027 US4686691A (en) | 1984-12-04 | 1984-12-04 | Multi-purpose register for data and control paths having different path widths |
| US678027 | 1984-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239492A JPS61239492A (ja) | 1986-10-24 |
| JPH0769781B2 true JPH0769781B2 (ja) | 1995-07-31 |
Family
ID=24721088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271685A Expired - Fee Related JPH0769781B2 (ja) | 1984-12-04 | 1985-12-04 | レジスタ回路及びその集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4686691A (ja) |
| JP (1) | JPH0769781B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008905A (en) * | 1988-06-20 | 1991-04-16 | Hughes Aircraft Company | Universal shift register employing a matrix of transmission gates |
| JPH0210417A (ja) * | 1988-06-28 | 1990-01-16 | Fujitsu Ltd | カウンタ回路 |
| US5146577A (en) * | 1989-04-10 | 1992-09-08 | Motorola, Inc. | Serial data circuit with randomly-accessed registers of different bit length |
| JP3134449B2 (ja) * | 1992-02-13 | 2001-02-13 | 日本電気株式会社 | シリアル・パラレル変換回路 |
| DE59206714D1 (de) * | 1992-08-05 | 1996-08-08 | Siemens Ag | Informationsübertragungsverfahren zur Übertragung digitaler Informationen |
| EP0733233A4 (en) * | 1993-12-12 | 1997-05-14 | Asp Solutions Usa Inc | SIGNAL PROCESSING APPARATUS AND METHOD |
| US20070081396A1 (en) * | 2005-10-06 | 2007-04-12 | Gordon Tarl S | System and method for multi-use eFuse macro |
| US7352602B2 (en) * | 2005-12-30 | 2008-04-01 | Micron Technology, Inc. | Configurable inputs and outputs for memory stacking system and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515682B2 (ja) * | 1972-11-25 | 1980-04-25 | ||
| JPS5690342A (en) * | 1979-12-20 | 1981-07-22 | Ibm | Processor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3605024A (en) * | 1970-06-01 | 1971-09-14 | Goodyear Aerospace Corp | Apparatus for shifting data in a long register |
| US4176400A (en) * | 1977-08-10 | 1979-11-27 | Teletype Corporation | Buffer storage and control |
| JPS5827438Y2 (ja) * | 1978-07-18 | 1983-06-14 | エヌ・テ−・エヌ東洋ベアリング株式会社 | シフトレジスタ |
| JPS5668033A (en) * | 1979-11-09 | 1981-06-08 | Fujitsu Ltd | Logic circuit |
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
-
1984
- 1984-12-04 US US06/678,027 patent/US4686691A/en not_active Expired - Lifetime
-
1985
- 1985-12-04 JP JP60271685A patent/JPH0769781B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515682B2 (ja) * | 1972-11-25 | 1980-04-25 | ||
| JPS5690342A (en) * | 1979-12-20 | 1981-07-22 | Ibm | Processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61239492A (ja) | 1986-10-24 |
| US4686691A (en) | 1987-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |