JP2531105B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2531105B2 JP2531105B2 JP5200460A JP20046093A JP2531105B2 JP 2531105 B2 JP2531105 B2 JP 2531105B2 JP 5200460 A JP5200460 A JP 5200460A JP 20046093 A JP20046093 A JP 20046093A JP 2531105 B2 JP2531105 B2 JP 2531105B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特にカスタムＬＳＩと汎用ＬＳＩとの間におけるピ
ン間接続を、任意に行うことができるようにするため
の、半導体集積回路に関するものである。
し、特にカスタムＬＳＩと汎用ＬＳＩとの間におけるピ
ン間接続を、任意に行うことができるようにするため
の、半導体集積回路に関するものである。
【０００２】
【従来の技術】従来の、基板上におけるカスタムＬＳＩ
と汎用ＶＬＳＩとの接続方法としては、カスタムＬＳＩ
の配置配線工程の完了を待って、基板のパターン設計を
行なうか、または、予めパターンの切断，接続が可能な
ように構成しておき、カスタムＬＳＩと汎用ＶＬＳＩと
を配置したのちに、パターンの切断，接続を行うことに
よって配線を行うという、自由度の少ない方法が用いら
れていた。
と汎用ＶＬＳＩとの接続方法としては、カスタムＬＳＩ
の配置配線工程の完了を待って、基板のパターン設計を
行なうか、または、予めパターンの切断，接続が可能な
ように構成しておき、カスタムＬＳＩと汎用ＶＬＳＩと
を配置したのちに、パターンの切断，接続を行うことに
よって配線を行うという、自由度の少ない方法が用いら
れていた。
【０００３】例えば、特開昭６１−１３１５３９号公報
においては、基板上に、透明導電パターンと、これと接
続されるべき導電パターンとを、絶縁性接着剤層を介し
て重ね合わせて配置し、重ね合わせ部を圧着してレーザ
ー光を照射して加熱することによって接続する方法が開
示されている。
においては、基板上に、透明導電パターンと、これと接
続されるべき導電パターンとを、絶縁性接着剤層を介し
て重ね合わせて配置し、重ね合わせ部を圧着してレーザ
ー光を照射して加熱することによって接続する方法が開
示されている。
【０００４】また、特開昭６２−１２１４５号公報にお
いては、予め配線に、切断のための狭隘部と、接続のた
めの近接部とを設けておき、配線プログラミングに従っ
て、狭隘部にレーザ光，電子ビームまたはイオンビーム
等のエネルギービームを照射して、エネルギー化学反応
によって照射部を除去することによって配線を切断し、
近接部に同様のエネルギービームを照射して、熱による
相互の溶融と凝固に基づいて照射部の接続を行うことが
記載されている。
いては、予め配線に、切断のための狭隘部と、接続のた
めの近接部とを設けておき、配線プログラミングに従っ
て、狭隘部にレーザ光，電子ビームまたはイオンビーム
等のエネルギービームを照射して、エネルギー化学反応
によって照射部を除去することによって配線を切断し、
近接部に同様のエネルギービームを照射して、熱による
相互の溶融と凝固に基づいて照射部の接続を行うことが
記載されている。
【０００５】また、特開昭６２−１８８２４３号公報に
おいては、半導体集積回路の接触表面の内部に、プログ
ラミング電圧によって、高抵抗状態から低抵抗状態に変
化する表面領域を設け、プログラミング電圧の印加によ
って、電気回路要素を選択的に接続することが開示され
ている。
おいては、半導体集積回路の接触表面の内部に、プログ
ラミング電圧によって、高抵抗状態から低抵抗状態に変
化する表面領域を設け、プログラミング電圧の印加によ
って、電気回路要素を選択的に接続することが開示され
ている。
【０００６】さらに、特開昭６３−１６６２３９号公報
においては、基板上におけるチップ側の所定のパッドと
パッケージ側の接続端子とを、使用目的に従って選択的
にリードで接続することによって、所望の信号出力状態
を形成することが記載されている。
においては、基板上におけるチップ側の所定のパッドと
パッケージ側の接続端子とを、使用目的に従って選択的
にリードで接続することによって、所望の信号出力状態
を形成することが記載されている。
【０００７】
【発明が解決しようとする課題】このような従来の配線
接続方法では、カスタムＬＳＩのピン配置決定後にＰＷ
Ｂのパターン設計を開始することになり、ＰＫＧ開発Ｔ
ＡＴの短縮が困難であった。また、カスタムＬＳＩのピ
ン配置の決定時において、パターン設計上の制約を受け
るという問題があった。さらに、配線接続の自由度を高
めるためには、パターンの接続，切断を行なう必要があ
るという問題があった。
接続方法では、カスタムＬＳＩのピン配置決定後にＰＷ
Ｂのパターン設計を開始することになり、ＰＫＧ開発Ｔ
ＡＴの短縮が困難であった。また、カスタムＬＳＩのピ
ン配置の決定時において、パターン設計上の制約を受け
るという問題があった。さらに、配線接続の自由度を高
めるためには、パターンの接続，切断を行なう必要があ
るという問題があった。
【０００８】本発明は、このような従来技術の課題を解
決しようとするものであって、接続情報をレジスタに記
憶させておき、レジスタの出力に応じてセレクタを切り
替えることによって、カスタムＬＳＩと汎用ＬＳＩとの
間におけるピン間接続を、任意に行うことができるよう
にした、半導体集積回路を提供することを目的としてい
る。
決しようとするものであって、接続情報をレジスタに記
憶させておき、レジスタの出力に応じてセレクタを切り
替えることによって、カスタムＬＳＩと汎用ＬＳＩとの
間におけるピン間接続を、任意に行うことができるよう
にした、半導体集積回路を提供することを目的としてい
る。
【０００９】
【課題を解決するための手段】本発明は、以下のごとき
構成をとることによって、前述した目的を達成しようと
するものである。
構成をとることによって、前述した目的を達成しようと
するものである。
【００１０】(1) 基板上で、第１の集積回路の複数の出
力（Ａ１〜Ａｎ）と第２の集積回路の複数の入力（Ｂ１
〜Ｂｎ）とを，１対１の任意の組み合わせで接続する第
３の集積回路を設け、この第３の集積回路が、第１の集
積回路の出力（Ａ１〜Ａｎ）と第２の集積回路の入力
（Ｂ１〜Ｂｎ）との接続情報を記憶する複数の記憶手段
と、この複数の記憶手段に第１の集積回路の出力（Ａ１
〜Ａｎ）と第２の集積回路の入力（Ｂ１〜Ｂｎ）との接
続を定める外部からのデータ（Ｄ１〜Ｄｍ）を書き込む
書込み手段と、複数の記憶手段の情報を選択信号として
与えられることによって第１の集積回路の出力（Ａ１〜
Ａｎ）から選択してそれぞれ第２の集積回路の入力（Ｂ
１〜Ｂｎ）に出力する複数の選択手段とを備えた。
力（Ａ１〜Ａｎ）と第２の集積回路の複数の入力（Ｂ１
〜Ｂｎ）とを，１対１の任意の組み合わせで接続する第
３の集積回路を設け、この第３の集積回路が、第１の集
積回路の出力（Ａ１〜Ａｎ）と第２の集積回路の入力
（Ｂ１〜Ｂｎ）との接続情報を記憶する複数の記憶手段
と、この複数の記憶手段に第１の集積回路の出力（Ａ１
〜Ａｎ）と第２の集積回路の入力（Ｂ１〜Ｂｎ）との接
続を定める外部からのデータ（Ｄ１〜Ｄｍ）を書き込む
書込み手段と、複数の記憶手段の情報を選択信号として
与えられることによって第１の集積回路の出力（Ａ１〜
Ａｎ）から選択してそれぞれ第２の集積回路の入力（Ｂ
１〜Ｂｎ）に出力する複数の選択手段とを備えた。
【００１１】(2) 基板上に、第１の集積回路の複数の出
力（Ａ１〜Ａｎ）と第２の集積回路の複数の入力（Ｂ１
〜Ｂｎ）とを、１対１の任意の組み合わせにおいて接続
するための第３の集積回路を設け、この第３の集積回路
が、所定のクロック信号（ＣＬＫ）に応じて入出力数
（ｎ）をカウントするカウンタと、書込み指示信号（Ｗ
Ｒ）に応じてカウンタのカウント値をデコードして出力
するデコーダと、このデコーダの出力に応じて、第１の
集積回路の出力（Ａ１〜Ａｎ）と第２の集積回路の入力
（Ｂ１〜Ｂｎ）との接続を定める外部からのデータ（Ｄ
１〜Ｄｍ）を順次記憶する複数のレジスタ（１３1 〜１
３n ）と、該各レジスタ（１３1 〜１３n ）の出力を選
択信号として与えられることによって、第１の集積回路
の出力（Ａ１〜Ａｎ）から選択してそれぞれ第２の集積
回路の入力（Ｂ１〜Ｂｎ）に出力する複数のセレクタ
（１４1 〜１４n ）とを備えた。
力（Ａ１〜Ａｎ）と第２の集積回路の複数の入力（Ｂ１
〜Ｂｎ）とを、１対１の任意の組み合わせにおいて接続
するための第３の集積回路を設け、この第３の集積回路
が、所定のクロック信号（ＣＬＫ）に応じて入出力数
（ｎ）をカウントするカウンタと、書込み指示信号（Ｗ
Ｒ）に応じてカウンタのカウント値をデコードして出力
するデコーダと、このデコーダの出力に応じて、第１の
集積回路の出力（Ａ１〜Ａｎ）と第２の集積回路の入力
（Ｂ１〜Ｂｎ）との接続を定める外部からのデータ（Ｄ
１〜Ｄｍ）を順次記憶する複数のレジスタ（１３1 〜１
３n ）と、該各レジスタ（１３1 〜１３n ）の出力を選
択信号として与えられることによって、第１の集積回路
の出力（Ａ１〜Ａｎ）から選択してそれぞれ第２の集積
回路の入力（Ｂ１〜Ｂｎ）に出力する複数のセレクタ
（１４1 〜１４n ）とを備えた。
【００１２】
【作用】本発明において対象とする半導体集積回路は、
基板１上において、第１の集積回路２の複数の出力Ａ１
〜Ａｎと、第２の集積回路３の複数の入力Ｂ１〜Ｂｎと
を、第３の集積回路４によって、１対１に任意の組み合
わせにおいて接続するものである。
基板１上において、第１の集積回路２の複数の出力Ａ１
〜Ａｎと、第２の集積回路３の複数の入力Ｂ１〜Ｂｎと
を、第３の集積回路４によって、１対１に任意の組み合
わせにおいて接続するものである。
【００１３】このような集積回路４に、カウンタ１１を
設けて、クロック信号ＣＬＫに応じて、第１の集積回路
２と第２の集積回路３の入出力数ｎをカウントし、デコ
ーダ１２を設けて、外部からの書込み指示信号ＷＲに応
じて、カウンタ１１のカウント値をデコードして出力
し、複数のレジスタ１３1 〜１３n を設けて、デコーダ
１２の出力に応じて、第１の集積回路２の出力Ａ１〜Ａ
ｎと第２の集積回路３の入力Ｂ１〜Ｂｎとの接続を定め
る外部からのデータＤ１〜Ｄｍを順次記憶する。
設けて、クロック信号ＣＬＫに応じて、第１の集積回路
２と第２の集積回路３の入出力数ｎをカウントし、デコ
ーダ１２を設けて、外部からの書込み指示信号ＷＲに応
じて、カウンタ１１のカウント値をデコードして出力
し、複数のレジスタ１３1 〜１３n を設けて、デコーダ
１２の出力に応じて、第１の集積回路２の出力Ａ１〜Ａ
ｎと第２の集積回路３の入力Ｂ１〜Ｂｎとの接続を定め
る外部からのデータＤ１〜Ｄｍを順次記憶する。
【００１４】そして、複数のセレクタ１４1 〜１４n を
設けて、各レジスタ１３1 〜１３nの出力を選択信号と
して与えることによって、第１の集積回路２の出力Ａ１
〜Ａｎから選択して、それぞれ第２の集積回路３の入力
Ｂ１〜Ｂｎに出力する。
設けて、各レジスタ１３1 〜１３nの出力を選択信号と
して与えることによって、第１の集積回路２の出力Ａ１
〜Ａｎから選択して、それぞれ第２の集積回路３の入力
Ｂ１〜Ｂｎに出力する。
【００１５】このように、第３の集積回路４によって、
第１の集積回路２と第２の集積回路３との間における１
対１のピン間接続を、任意の組み合わせにおいて実現す
ることができる。
第１の集積回路２と第２の集積回路３との間における１
対１のピン間接続を、任意の組み合わせにおいて実現す
ることができる。
【００１６】本発明によれば、ゲートアレイ等のカスタ
ムＬＳＩと汎用ＬＳＩ等が混在する基板を製造する場合
に、カスタムＬＳＩの各信号ピンの番号が未定のまま、
基板のパターン設計および製造を行って、基板の完成後
に、カスタムＬＳＩと汎用ＬＳＩとの間のピン間接続を
任意に行うことができる。
ムＬＳＩと汎用ＬＳＩ等が混在する基板を製造する場合
に、カスタムＬＳＩの各信号ピンの番号が未定のまま、
基板のパターン設計および製造を行って、基板の完成後
に、カスタムＬＳＩと汎用ＬＳＩとの間のピン間接続を
任意に行うことができる。
【００１７】そのため、カスタムＬＳＩの開発に当たっ
て、基板のパターン設計およびカスタムＬＳＩのピン配
置のアサインを、それぞれ独立して行うことが可能とな
り、基板とカスタムＬＳＩの開発時期の整合の必要がな
くなり、基板パターンの設計の自由度を増加し、カスタ
ムＬＳＩの内部の配置および配線の自由度を増すことが
できるようになる。
て、基板のパターン設計およびカスタムＬＳＩのピン配
置のアサインを、それぞれ独立して行うことが可能とな
り、基板とカスタムＬＳＩの開発時期の整合の必要がな
くなり、基板パターンの設計の自由度を増加し、カスタ
ムＬＳＩの内部の配置および配線の自由度を増すことが
できるようになる。
【００１８】
【実施例】以下、本発明の一実施例を図１および図２に
基づいて説明する。図１は、本発明の一実施例の全体構
成を示すブロック図である。図１に示す実施例は、基板
１上で、第１の集積回路２の複数の出力Ａ１〜Ａｎと第
２の集積回路３の複数の入力Ｂ１〜Ｂｎとを、１対１の
任意の組み合わせで接続する第３の集積回路４を設け、
この第３の集積回路４が、第１の集積回路２の出力Ａ１
〜Ａｎと第２の集積回路３の入力Ｂ１〜Ｂｎとの接続情
報を記憶する複数の記憶手段５と、この複数の記憶手段
５に第１の集積回路２の出力Ａ１〜Ａｎと第２の集積回
路３の入力Ｂ１〜Ｂｎとの接続を定める外部からのデー
タＤ１〜Ｄｍを書き込む書込み手段６と、複数の記憶手
段５の情報を選択信号として与えられることによって第
１の集積回路２の出力Ａ１〜Ａｎから選択してそれぞれ
第２の集積回路３の入力Ｂ１〜Ｂｎに出力する複数の選
択手段７とを備えた、という概略構成をとっている。
基づいて説明する。図１は、本発明の一実施例の全体構
成を示すブロック図である。図１に示す実施例は、基板
１上で、第１の集積回路２の複数の出力Ａ１〜Ａｎと第
２の集積回路３の複数の入力Ｂ１〜Ｂｎとを、１対１の
任意の組み合わせで接続する第３の集積回路４を設け、
この第３の集積回路４が、第１の集積回路２の出力Ａ１
〜Ａｎと第２の集積回路３の入力Ｂ１〜Ｂｎとの接続情
報を記憶する複数の記憶手段５と、この複数の記憶手段
５に第１の集積回路２の出力Ａ１〜Ａｎと第２の集積回
路３の入力Ｂ１〜Ｂｎとの接続を定める外部からのデー
タＤ１〜Ｄｍを書き込む書込み手段６と、複数の記憶手
段５の情報を選択信号として与えられることによって第
１の集積回路２の出力Ａ１〜Ａｎから選択してそれぞれ
第２の集積回路３の入力Ｂ１〜Ｂｎに出力する複数の選
択手段７とを備えた、という概略構成をとっている。
【００１９】これをさらに詳述すると、複数の記憶手段
５は、第１の集積回路２の出力Ａ１〜Ａｎと第２の集積
回路３の入力Ｂ１〜Ｂｎとの接続情報を記憶する。書込
み手段６は、複数の記憶手段５に、第１の集積回路２の
出力Ａ１〜Ａｎと第２の集積回路３の入力Ｂ１〜Ｂｎと
の接続を定める外部からのデータＤ１〜Ｄｍを書き込
む。複数の選択手段７は、複数の記憶手段５の情報を選
択信号として与えられることによって、第１の集積回路
２の出力Ａ１〜Ａｎから選択してそれぞれ第２の集積回
路３の入力Ｂ１〜Ｂｎに出力する。
５は、第１の集積回路２の出力Ａ１〜Ａｎと第２の集積
回路３の入力Ｂ１〜Ｂｎとの接続情報を記憶する。書込
み手段６は、複数の記憶手段５に、第１の集積回路２の
出力Ａ１〜Ａｎと第２の集積回路３の入力Ｂ１〜Ｂｎと
の接続を定める外部からのデータＤ１〜Ｄｍを書き込
む。複数の選択手段７は、複数の記憶手段５の情報を選
択信号として与えられることによって、第１の集積回路
２の出力Ａ１〜Ａｎから選択してそれぞれ第２の集積回
路３の入力Ｂ１〜Ｂｎに出力する。
【００２０】図２は、本発明の一実施例における、集積
回路の具体的構成例を示すブロック図である。集積回路
４は、カウンタ１１，デコーダ１２，レジスタ１３1 〜
１３n およびセレクタ１４1 〜１４n から構成されてい
る。
回路の具体的構成例を示すブロック図である。集積回路
４は、カウンタ１１，デコーダ１２，レジスタ１３1 〜
１３n およびセレクタ１４1 〜１４n から構成されてい
る。
【００２１】カウンタ１１は、クロック信号ＣＬＫをカ
ウントするｍビットのカウンタである。デコーダ１２
は、ｍビットのカウンタ１１からのカウント値０〜ｎ−
１をデコードして、書込み指示信号ＷＲに応じてｎ個の
出力を発生する。
ウントするｍビットのカウンタである。デコーダ１２
は、ｍビットのカウンタ１１からのカウント値０〜ｎ−
１をデコードして、書込み指示信号ＷＲに応じてｎ個の
出力を発生する。
【００２２】レジスタ１３1 〜１３n は、デコーダ１２
のそれぞれの出力をクロック入力Ｃに与えられたとき、
データ入力Ｄにおける外部からのｍビットのデータを順
次記憶する。セレクタ１４1 〜１４n は、ｎ−１セレク
タからなり、各レジスタ１３1 〜１３n の出力を選択信
号として与えられることによって、ｎ個の入力信号Ａ１
〜Ａｎからそれぞれ１個を選択して、それぞれ出力信号
Ｂ１〜Ｂｎとして出力する。
のそれぞれの出力をクロック入力Ｃに与えられたとき、
データ入力Ｄにおける外部からのｍビットのデータを順
次記憶する。セレクタ１４1 〜１４n は、ｎ−１セレク
タからなり、各レジスタ１３1 〜１３n の出力を選択信
号として与えられることによって、ｎ個の入力信号Ａ１
〜Ａｎからそれぞれ１個を選択して、それぞれ出力信号
Ｂ１〜Ｂｎとして出力する。
【００２３】いま、図１に示されたカスタムＬＳＩ２か
ら、ｎ個の入力信号Ａ１〜Ａｎが与えられると、セレク
タ１４1 〜１４n は、レジスタ１３1 〜１３n のｍビッ
トの出力Ｓ１〜Ｓｍを選択信号として、入力Ａ１〜Ａｎ
に対応する入力信号ｄ１〜ｄｎからそれぞれ１ビットを
選択して出力する。レジスタ１３1 〜１３n は、外部か
らのｍビットの入力信号Ｄ１〜Ｄｍを記憶して、それぞ
れセレクタ１３1 〜１３n の選択信号として供給する。
いま、ｎ＝１６とすると、セレクタ１３1 〜１３n が必
要とする選択信号は４ビットであって、レジスタ１３1
〜１３n はそれぞれ４ビットレジスタからなり、入力信
号Ｄ１〜Ｄｍは４本必要である。
ら、ｎ個の入力信号Ａ１〜Ａｎが与えられると、セレク
タ１４1 〜１４n は、レジスタ１３1 〜１３n のｍビッ
トの出力Ｓ１〜Ｓｍを選択信号として、入力Ａ１〜Ａｎ
に対応する入力信号ｄ１〜ｄｎからそれぞれ１ビットを
選択して出力する。レジスタ１３1 〜１３n は、外部か
らのｍビットの入力信号Ｄ１〜Ｄｍを記憶して、それぞ
れセレクタ１３1 〜１３n の選択信号として供給する。
いま、ｎ＝１６とすると、セレクタ１３1 〜１３n が必
要とする選択信号は４ビットであって、レジスタ１３1
〜１３n はそれぞれ４ビットレジスタからなり、入力信
号Ｄ１〜Ｄｍは４本必要である。
【００２４】デコーダ１２は、ｎビットカウンタ１１の
出力を入力として、カウンタ値０〜ｎ−１のそれぞれに
ついて、書込み指示信号ＷＲに応じて、それぞれのレジ
スタ１３1 〜１３n に対する書込み信号を出力する。レ
ジスタ１３1 〜１３n は、入力信号Ｄ１〜Ｄｍに対応す
る任意の値を保持して、セレクタ１４1 〜１４n に対す
る選択信号を出力する。
出力を入力として、カウンタ値０〜ｎ−１のそれぞれに
ついて、書込み指示信号ＷＲに応じて、それぞれのレジ
スタ１３1 〜１３n に対する書込み信号を出力する。レ
ジスタ１３1 〜１３n は、入力信号Ｄ１〜Ｄｍに対応す
る任意の値を保持して、セレクタ１４1 〜１４n に対す
る選択信号を出力する。
【００２５】このように、セレクタ１４1 〜１４n に対
する選択信号を出力するレジスタ１３1 〜１３n は、任
意の値を保持することができ、カスタムＬＳＩ２の有す
るＡ１〜Ａｎの各信号が、汎用ＬＳＩ３の有するＢ１〜
Ｂｎのうちの任意の信号となるようにすることができ
る。
する選択信号を出力するレジスタ１３1 〜１３n は、任
意の値を保持することができ、カスタムＬＳＩ２の有す
るＡ１〜Ａｎの各信号が、汎用ＬＳＩ３の有するＢ１〜
Ｂｎのうちの任意の信号となるようにすることができ
る。
【００２６】従って、図２に示された集積回路４によれ
ば、カスタムＬＳＩ２の出力信号Ａ１〜Ａｎと、汎用Ｌ
ＳＩ３の入力信号Ｂ１〜Ｂｎとの１対１の組み合わせ
を、外部からの指示に基づいて、任意に選択して接続す
ることが可能となる。
ば、カスタムＬＳＩ２の出力信号Ａ１〜Ａｎと、汎用Ｌ
ＳＩ３の入力信号Ｂ１〜Ｂｎとの１対１の組み合わせ
を、外部からの指示に基づいて、任意に選択して接続す
ることが可能となる。
【００２７】
【発明の効果】以上説明したように本発明によれば、カ
スタムＬＳＩと汎用ＬＳＩとの間のピン間接続を、任意
に選択して行うことができるので、カスタムＬＳＩのピ
ン番号を決定する際に、実装面からの制約を除去するこ
とができる。
スタムＬＳＩと汎用ＬＳＩとの間のピン間接続を、任意
に選択して行うことができるので、カスタムＬＳＩのピ
ン番号を決定する際に、実装面からの制約を除去するこ
とができる。
【００２８】また、基板のパターン設計の早期着手が可
能となり、しかも配線パターンの切断，接続等の処理が
不要となる。従って、本発明によれば、基板設計上の自
由度を増加できるという効果を奏することができる、優
れた半導体集積回路を提供することができるものであ
る。
能となり、しかも配線パターンの切断，接続等の処理が
不要となる。従って、本発明によれば、基板設計上の自
由度を増加できるという効果を奏することができる、優
れた半導体集積回路を提供することができるものであ
る。
【図１】本発明の一実施例の全体構成を示すブロック図
である。
である。
【図２】本発明の一実施例における、集積回路の具体的
構成例を示すブロック図である。
構成例を示すブロック図である。
１ 基板 ２ 第１の集積回路 ３ 第２の集積回路 ４ 第３の集積回路 ５ 記憶手段 ６ 書込み手段 ７ 選択手段 １１ カウンタ １２ デコーダ １３1 〜１３n レジスタ １４1 〜１４n セレクタ
Claims (2)
- 【請求項１】 基板上で、第１の集積回路の複数の出力
（Ａ１〜Ａｎ）と第２の集積回路の複数の入力（Ｂ１〜
Ｂｎ）とを、１対１の任意の組み合わせで接続する第３
の集積回路を設け、 この第３の集積回路が、前記第１の集積回路の出力（Ａ
１〜Ａｎ）と第２の集積回路の入力（Ｂ１〜Ｂｎ）との
接続情報を記憶する複数の記憶手段と、この複数の記憶
手段に前記第１の集積回路の出力（Ａ１〜Ａｎ）と第２
の集積回路の入力（Ｂ１〜Ｂｎ）との接続を定める外部
からのデータ（Ｄ１〜Ｄｍ）を書き込む書込み手段と、
前記複数の記憶手段の情報を選択信号として与えられる
ことによって前記第１の集積回路の出力（Ａ１〜Ａｎ）
から選択してそれぞれ前記第２の集積回路の入力（Ｂ１
〜Ｂｎ）に出力する複数の選択手段とを備えたことを特
徴とした半導体集積回路。 - 【請求項２】 基板上で、第１の集積回路の複数の出力
（Ａ１〜Ａｎ）と第２の集積回路の複数の入力（Ｂ１〜
Ｂｎ）とを、１対１の任意の組み合わせにおいて接続す
るための第３の集積回路を設け、 この第３の集積回路が、所定のクロック信号（ＣＬＫ）
に応じて前記入出力数（ｎ）をカウントするカウンタ
と、書込み指示信号（ＷＲ）に応じて前記カウンタのカ
ウント値をデコードして出力するデコーダと、このデコ
ーダの出力に応じて、前記第１の集積回路の出力（Ａ１
〜Ａｎ）と前記第２の集積回路の入力（Ｂ１〜Ｂｎ）と
の接続を定める外部からのデータ（Ｄ１〜Ｄｍ）を順次
記憶する複数のレジスタ（１３1 〜１３n ）と、 該各レジスタ（１３1 〜１３n ）の出力を選択信号とし
て与えられることによって、前記第１の集積回路の出力
（Ａ１〜Ａｎ）から選択してそれぞれ前記第２の集積回
路の入力（Ｂ１〜Ｂｎ）に出力する複数のセレクタ（１
４1 〜１４n ）とを備えたことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200460A JP2531105B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200460A JP2531105B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737982A JPH0737982A (ja) | 1995-02-07 |
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1993
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