JPH0282378A - 並列計算機におけるイベントスケジューリング処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＳＩＭＤ型計算型環算機いて、多数のプロセッサを効率
よく動作させることができるようにした並列計算機にお
けるイベントスケジューリング処理方式に関し 高い負荷分散を得ることができる制御を可能とした並列
計算機を提供することを目的とし。

並列計算機におけるプロセッサを、複数個ずつアドレス
に関する制御単位となる複数の制御グループにグループ
化し、各制御グループごとに、隣接する制御グループか
らの処理対象データ群に対するアドレスを指定するイベ
ントを受信し管理するスケジューリング回路と、このス
ケジューリング回路によって管理されるイベントに基づ
いて決定されるベースアドレスと２上記コントローラか
ら供給されるアドレスとにより、その制御グループに属
するプロセッサが処理すべきデータのアドレスを生成す
る実アドレス生成回路とを備えるように構成する。

〔産業上の利用分野〕

本発明は、ＳＩＭＤ型計算型環算機いて、多数のプロセ
ッサを効率よく動作させることができるようにした並列
計算機におけるイベントスケシュリング処理方式に関す
る。

例えば、配線処理等のＬＳ　Ｉ−ＣＡＤを含む大規模組
み合わせ問題は、非常に高速な演算能力を必要とする。

これを解決するためには、多数のプロセッサを用いて構
成する超並列計算機によって高速演算処理を行うことが
有望であり、多数のプロセッサを効率よ（動作させる技
術が必要となる。

〔従来の技術〕

並列計算機の構成として、複数のプロセッサが個別の命
令によってそれぞれ与えられたデータを処理するＭ　Ｉ
　Ｍ　Ｄ　（Ｍｕｌｔｉｐｌｅ　Ｉｎ５ｔｒｕｃｔｉｏ
ｎ　ｓｔｒｅａｍ　Ｍｕｌｔｉｐｌｅ　Ｄａｔａ　ｓｔ
ｒｅａｍ）型のものや、すべてのプロセッサが、同一の
命令の流れによってそれぞれ与えられたデータを処理す
るＳ　Ｉ　ＭＤ　（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｔｏ
ｎ　　ｓｔｒｅａｍ　　Ｍｕｌｔｉｐｌｅ　　Ｄａｔａ
　　ｓｔｒｅａｍ）　　型のものなどがある。

プロセッサ数が数十〜数百のシステムでは１ＭＩＭＤ型
の構成をとることによって、それぞれプ０セツサが処理
すべきデータを独立に扱い、負荷分散を上げることがで
きる。しかしながら、ＭＩＭＤ型の並列計算機では、プ
ロセッサごとに制御回路を用意しなければならないので
、物量が多くなり２例えば数万規模の構成をとることは
、現実的に不可能である。

一方、ＳＩＭＤ型の並列計算機では、数万規模の構成の
ものが実現されている（例：　　ＴｌｌｉｎｋｉｎｇＭ
ａｃｈｉｎｅｓ　　社のコネクション・マシン）。

ＳＴＭＤ型の並列計算機では、同一の命令の流れで、各
プロセッサを制御するので、非常に多数のプロセッサを
持つ構成を実現することができる。

〔発明が解決しようとする課題〕

ＳＩＭＤ型の場合、多数のプロセッサを持つ並列計算機
を実現できる反面、すべてのプロセッサに対し、同じ動
作をさせることになるため、負荷分散が難しいという問
題がある。例えば、ＳＩＭＤ型の並列計算機を、ＬＳＩ
設計における配線処理に用いた場合、迷路法におけるウ
ェーブフロント等を担当するプロセッサは９　はんの一
部であり大部分のプロセッサは、実質的に休止の状態と
なる。このような応用分野に限らず、ＳＩＭＤ型の並列
計算機では、多（のプロセッサを無駄なく動作させると
いうことが困難である。

本発明は上記問題点の解決を図り１高い負荷分散を得る
ことができる制御を可能とした並列計算機を提供するこ
とを目的としている。また、各プロセッサが処理するデ
ータの連携を、効率的に行う手段を提供することを目的
としている。

〔課題を解決するための手段〕

第１図は本発明の構成例を示す。

第１図において、１０はコントローラ、１１はイベント
のスケジューリングを行うスケジューリング回路、１２
は実アドレスを生成する実アドレス生成回路、１４はプ
ロセッサ（Ｐ　Ｅ　：　Ｐｒｏｃｅｓｓｉｎｇ　Ｅｌｅ
ｍｅｎｔ）　、　　１５は擬似隣接プロセッサ、Ｇｌ〜
Ｇ４はアドレスに関する制御単位となる制御グループを
表す。

プロセッサ１４は、各々、処理対象となるブタを記憶す
る回路と演算回路とを持ち、コントローラ１０から送ら
れてくる制御信号による同一の命令の流れによって、各
プロセッサ１４に与えられたデータを処理する。処理対
象となるデータは各プロセッサ１４に個別に用意された
メモリに格納され、コントローラ１０からのアドレス信
号によって、そのデータが読み・書きされる。

本発明では、プロセッサ１４は、複数個ずつアドレスに
関する制御単位となる複数の制御グループＧ１．Ｇ２．
・・・にグループ化される。そして各制御グループＧ１
、Ｇ２．・・・ごとに、スケジューリング回路１１と実
アドレス生成回路１２とが設けられる。

スケジューリング回路１１は、隣接する制御グループか
らの処理対象データ群に対するアドレスを指定するイベ
ントを受信し、そのイベントによって指定されたアドレ
スをキュー等によって管理する回路である。

実アドレス生成回路１２は、スケジューリング回路１１
によって管理されるイベントに基づいて決定されるベー
スアドレスと、コントローラ１゜から供給されるアドレ
スとにより、その制御グルプに属するプロセッサ１４が
処理ずべきデータのメモリ上における実際のアドレスを
生成する回路である。

また、各制御グループＣ１，Ｇ２．・・・間の境界部周
辺に、必要に応じて、擬似隣接プロセッサ１５が設けら
れる。擬似隣接プロセッサ１５は、各制御グループ間の
境界部周辺に位置するプロセッサ１４が、隣接する制御
グループにおける隣接プロセッサ１４とデータの授受を
行うときに、あたかも処理対象領域が連続しているかの
ように、それぞれのプロセッサが扱うデータのアドレス
に対応するデータを送出する機構を持つ。

〔作用〕

従来のＳＩＭＤ型計算型環算機、各プロセッサは同一の
命令の流れで制御され、その各プロセッサが持つメモリ
のアドレスも同一のものが供給されるため、処理対象領
域は単一的である。

本発明では、プロセッサ１４が、いくつかの制御グルー
プに分割され、各制御グループごとに異なる領域を、処
理対象として扱うことができる構成になっている。すな
わち、各制御グループごとに、スケジューリング回路１
１が指定するペースアドレスと、コントローラ１０から
の相対アドレスとによって、実際にデータが存在するア
ドレスが生成されるようになっている。従って、各プロ
セッサ１４における処理対象領域を、各制御グループに
おいて実際に処理が必要なデータが存在する個所に持っ
ていくことができる。処理が必要であるかどうかは、隣
接する制御グループ間で通知されるイベントを管理する
ことによって判別する。

実装されているプロセッサ１４と、それが扱う処理対象
データのアドレスとが、各制御グループごとに可変化さ
れて制御されるので２処理対象データに着目して見た場
合、１つのプロセッサ１４上で、複数の仮想的なプロセ
ッサが動作しているかのように見ることができる。この
ように、仮想プロセッサとイベントの概念を導入するこ
とにより、プロセッサ１４の負荷分散が可能となる。

処理対象領域の連続性を保証する必要がある場合には、
各制御グループ間の境界部周辺に、擬似隣接プロセッサ
１５を設けることにより、アドレスの調整が可能である
。擬似隣接プロセッサ１５がない場合、制御グループ間
でアドレスを調整し相手が必要とするデータを送るため
の制御フェーズを設ければよいが、その分だけ効率が悪
くなる。

〔実施例〕

第２図は本発明の実施例で用いられるプロセッサの構成
例、第３図は本発明の実施例に係る仮想プロセッサの概
念を説明する図、第４図は本発明の実施例に係るウィン
ドウ分割説明図１第５図は本発明の実施例に係るアドレ
ス割り付けの例、第６図は本発明の実施例に係る制御グ
ループの側梁７図は本発明の実施例に係るスケジューリ
ング回路接続例、第８図は本発明の実施例に係る擬似隣
接プロセッサ説明図、第９図は本発明の実施例に係るス
ケジューリング回路ブロック図、第１０図は第９図に示
すウィンドウ番号入力部の例、第１１図は第９図に示す
連続性検出部の例、第１２図は第９図に示すイヘント入
力部の例、第１３図は第９図に示すイヘント解釈回路論
理説明図、第１４図は第９図に示すＦＩＦＯ回路の例、
第１５図は第９図に示す登録フラグの列、第１６図は第
９図に示すアドレス計算回路説明図３第１７図は本発明
の実施例に係る実アドレス生成回路の例を示す。

本実施例の並列計算機は、第２図に示すようなプロセッ
サ１４を格子状に結合した構成になっている。以下、格
子結合されたマルチプロセッサを例に説明するが１本発
明は、格子結合に限らず超立方体結合やその他の結合に
よる並列計算機にも、同様に適用することができる。

各プロセッサ１４ば、内部に、演算対象となるデータを
保持するデータレジスタ２１と、入出力データおよびデ
ータレジスタ２１に記憶されているデータについての演
算を行う演算回路（ＡＬＵ）２２を持つ。また、データ
レジスタ２１へのロード対象となるデータを記憶する外
部メモリ２０を持つ。外部メモリ２０のアドレスは、各
制御グループごとに設けられた実アドレス生成回路１２
から供給される。本発明は、主として、この外部メモリ
２０に対するアドレス制御に関連している。

各プロセッサ１４は、第１図に示すコントローラ１０か
ら送られる同一の制御信号で制御される。

この制御信号には、データレジスタ２１のアドレス、演
算回路２２に対するオペレーション・コード等が含まれ
る。

プロセッサ１４は、東（Ｅ）、西（Ｗ）、南（Ｓ）、北
（Ｎ）の４方向の隣接プロセッサとの通信を行うための
ＥＷＮＳポートを持つ。また全プロセッサ１４に対して
、コントローラ１０から同し値を与えるためのグローバ
ルデータ入力の端子と、コントローラ１０へのデータ出
力の端子を持つ。

第２図に示すプロセッサ１４は、１ビット・プロセッサ
であり、データレジスタ２１への入出力や外部とのデー
タ入出力は２ずべで１ビツトを基本としている。１ビツ
トより大きいデータは、その大きさに応して１ビツトず
つ、上位ビ・７１−または下位ビット側から連続して処
理する。これにより、何ビン１〜のデータでも処理する
ことができるようになっている。もちろん２本発明は、
この例のような１ビツト・プロセッサに限らず、複数ビ
ットの入出力を行うプロセッサにも同様に適用すること
が可能である。

本発明では、並列計算機上に実装されているプロセッサ
１４の数より、多数のプロセッサがあるかのように取り
扱い可能とするため、仮想プロセッサの概念を導入する
。例えば、ＬＳＩ設計における配線処理を並列計算機に
よって行う場合、プロセッサ数よりも大きな配線領域を
扱うことができることが必要となり、そのような配線処
理のプログラムを、実際のプロセッサ数を気にしないで
記述できるようにすることが望まれる。

そのため、第３図に示すように、実装されているプロセ
ッサが一時点で直接処理対象とする領域よりも大きな二
次元のメモリ空間３０内を、実プロセツサ（Ｐ　Ｅ）群
が移動して処理していくことで、メモリ空間３０の大き
さを持つ仮想ＰＥ群があるかのように見せる。

具体的には、第４図に示すように、メモリ空間３０の仮
想領域について１例えば１２８Ｘ１２８個の仮想ＰＥの
大きさを単位とするウィンドウ３１を、最大２５６個用
いて管理する。すなわち仮想領域を：ｎｘｍのウィンド
ウ３１による任意の矩形で組み合わせて管理する。各ウ
ィンドウ３１は、第４図に示すように２０からｎｍ−１
までのウィンドウ番号によって識別する。

１個の実ＰＥに着目してみると、第５図（イ）に示すよ
うに、ＩＰＥの外部メモリ２０を分割しその１つ１つを
仮想ＰＥのメモリ空間として利用することになる。この
例では、実ＰＥのメモリ空間が、　ｏｏｏｏ番地からＩ
ＩＦＦＦ番地までの１６ビツトのアドレス空間を持ち、
仮想ＰＥのメモリ空間をそれぞれ１２ビツトのアドレス
空間としている。

１個の実ＰＥが１６個の仮想ＰＥを担当することになる
。

外部メモリ２０に対するアト”レスは、第５図（ロ）に
示すように生成される。ウィンドウ番号は１個々の仮想
ＰＥのメモリ空間の先頭を示すベースアドレスとなる。

ウィンドウは、最大２５６個設けることができるため、
ウィンドウ番号として８ビツト用意されるが、この例の
ように５１６分割した場合には、ウィンドウ番号の下位
４ビツトを“０゛′とする。

仮想ＰＥアドレスは、各仮想ＰＥのメモリ空間における
相対アドレスである。この仮想ＰＲアドレスは、処理対
象データへのアクセスが必要な場合に、第１図に示すコ
ントローラ１０から、各プロセッサ１４に対して共通に
送られるアドレスである。仮想ＰＥアドレスは、ウィン
ドウの個数に応して、その上位ビットに“Ｏ”が詰めら
れる。

１６個のウィンドウに分割されている場合、実質的な仮
想ＰＥアドレスは１２ビツトである。

第５図（ロ）に示すように、ウィンドウ番号と仮想ＰＥ
アドレスとを加算する。または論理和をとることにより
、外部メモリ２０に対する実アドレスが生成されること
になる。

仮想ＰＥにおける処理の実行は、担当する実ＰＥが９分
割されたメモリ空間内のデータを順に処理していくこと
で行う。この最も単純な実現法として、実ＰＥが、常に
、担当するすべての仮想ＰＥを順に処理していくことが
考えられる。しかし仮想ＰＥの中で２本当に処理が必要
なものだけを抽出して実行させることができるならば、
その部分だけを選択的に実行制御することにより、処理
の効率化を図ることが可能である。そのため、イベント
の概念を導入し、無駄な仮想ＰＥの処理を省く制御を行
う。

イベントは、仮想ＰＨの処理すべき条件が成立したとき
に起動されるものである。イベントが伝播された仮想Ｐ
Ｅは、実ＰＥにおける処理の対象として扱われる。イベ
ントの例として、配線処理においては、ラベリング時に
ラベルの値が書き換わること、ハックトレース時にトレ
ース信号が伝播することなどが挙げられる。どちらも配
線領域内において、それらが発生した部分についての処
理（ラベル値の評価、トレース処理）を行うべき事象で
ある。何をイベントとして扱うかは、各プロセッサ１４
を制御するコントローラ１０が、プログラムに応じて決
定する。

次に５以上のような仮想ＰＥの具体的な実現のし方につ
いて説明する。

まず、第６図に示すように、プロセッサ１４群を、制御
グループと呼ぶ矩形の集合に分ける。第６図に示す例で
は、１２８Ｘ１２８個のプロセッサ１４を、３２Ｘ３２
個のプロセッサ１４を持つ１６個の制御グループＧ１、
Ｇ２．・・・に分割した構成になっている。

この各制御グループＧ１、Ｇ２．・・・ごとに、仮想Ｐ
Ｅ上の担当する領域の中から、イベントの起こったとこ
ろを次々に処理していく。従って、制御グループ内では
、連続した領域を扱うことになるが２制御グループ間の
境界では、必ずしも連続した領域とはならない。このよ
うにＰＥ全体ではなく、それを分割した単位で、任意の
領域を処理できるようにすることで、各プロセッサ１４
の稼動率を上げる。稼動率の点だけを考えると、制御グ
ループを構成するＰＥ数を小さくしたほうが好ましいが
、その実現に必要な物量が増加することになる。

上述したイベントの管理のために、第７図に示すように
、各制御グループＧ１、Ｇ２．・・・ごとにスケジュー
リング回路１１を設け、また実アドレス生成回路１２を
設ける。

スケジューリング回路１１は、各制御グループのＰＥ群
からイベントを受信し、処理すべき仮想ＰＥを管理する
。イベントにより処理対象となった仮想ＰＲの番号、す
なわちウィンドウ番号はスケジューリング回路１１にお
いてキューイングされ、キューの先頭から順に処理され
る。

処理実行の順がまわってきた仮想ＰＥの処理はスケジュ
ーリング回路１１が、その仮想ＰＥに対応するベースア
ドレスを、実アドレス生成回路１２に送ることにより行
われる。このように、スケジューリング回路１１が行う
べき処理は、イベントの伝播した仮想ＰＥのキューイン
グと、それらに対する実ＰＥの割り付けである。

実アドレス生成回路１２は、コントローラから全ＰＥに
対し共通に送られて（る制御信号の１つである仮想ＰＥ
の相対アドレスと、スケジューリング回路１１が決定し
た仮想ＰＥのベースアドレスとから、実アドレスを生成
し、各制御グループＧ１．Ｇ２．・・・に存在する実Ｐ
Ｅへ供給する。

スケジューリング回路１１は、それぞれ隣接する４方向
の制御グループに属するＰＥ群およびその隣接制御グル
ープのスケジューリング回路１１と、自分の担当する制
御グループ内のＰＥ群とに接続される。主な入出力信号
は、以下のとおりである。

（ａ）　　イベント信号〔入力〕 隣接する制御グループ境界上のＰＥから伝えられるイベ
ント信号（全部で３２ＰＥ分）のオア（ＯＲ）論理をと
ったもので、Ｅ−Ｗ−Ｎ・Ｓの各方向に対して、各１ビ
ツトの入力信号である。

（ｂｌ　　ウィンドウ番号〔入力〕 隣接するスケジューリング回路１１のウィンドウ番号出
力が入力される。各方向に対して８ビツトの入力信号で
ある。イベント信号がアクティブになったときに、その
方向のウィンドつ番号を入力しキューイングする。

（Ｃ１自己（ｓｅＬｆ）イベント信号〔入力〕自分が担
当する制御グループ内ＰＥのイベント信号（全部で３２
Ｘ３２ＰＥ分）のＯＲ論理をとった１ビツトの入力信号
である。

（ｄｌ　　ウィンドウ番号〔出力〕 隣接するスケジューリング回路１１へのウィンドウ番号
出力で、各方向ごとに８ビツトである。

（ｅｌ　　ベースアドレス〔出力〕 キューの先頭から取り出された仮想ＰＥのうイントウ番
号に対応するアドレスを示す実アドレス生成回路１２へ
の出力信号である。

ｉｆ）　　各種制御信号〔入力、出力〕コントローラか
らの入力またはコントローラへの出力信号であり３次の
仮想ＰＥをキューから取り出すことを指示する制御信号
（ｎｅｘｔ）人力データの流れる東西南北の方向を示す
制御信号（ｄｉｒ）入力、クロック信号入力、キューが
空になったことを示す制御信号（ｅｍｐｔｙ）出力等が
ある。

次に、制御グループ間の領域の連続性を効率よく保証す
るために用いる擬似隣接プロセッサについて、第８図に
従って説明する。

第８図において、１４Ａ、１４Ｂは制御グループの境界
を越えて互いに隣接するプロセッサである。このプロセ
ッサ１４Ａ、１４Ｂに対応して擬似隣接プロセッサ１５
Ａ、１５Ｂが設けられる。

隣接する制御グループが、異なるウィンドウを処理対象
としているとき、制御グループの境界を越えて、隣接す
るＰＥの値をそのまま受は取ると必要とするウィンドウ
内の値を受は取ることができなくなる。

そのため、第８図に示すように、制御グループの境界部
における１接続ごとに、相手側のウィンドウに相当する
データを送り出すためのＰＥを余分に置き、擬似隣接プ
ロセッサ１５Ａ、１５Ｂとする。この擬似隣接プロセッ
サ１５Ａ、１５Ｂを設けることにより、扱う領域が不連
続となる制御グループ間の境界部においても、隣接する
ＰＥの値を用いた計算の実行を保証することができる。

扱うウィンドウが、隣接する制御グループ間で連続して
いる場合には、セレクタＳ１、Ｓ２を切り換えることに
より１擬似隣接プロセツサ１５Ａ１５Ｂを用いないで、
直接、隣接するプロセッサ１４Ａ、１４Ｂ間でアクセス
する。

すなわち、プロセッサ１４Ａは、自分の外部メモリ２０
Ａに対して、リード／ライト　（Ｒ／Ｗ）するとき、ラ
イト・データについては、擬似隣接プロセッサ１５Ａの
外部メモリ２０ａにも同時に書き込む。プロセッサ１４
Ｂへ、プロセッサ１４入側からデータを送り出す場合、
擬似隣接プロセッサ１５Ａが、外部メモリ２０ａの値を
読み出して、プロセッサ１４Ａの代わりに、その値を送
信する。その外部メモリ２０ａのアドレスは、プロセソ
ザ１４Ｂ側が処理しているウィンドウのアドレスとする
。プロセッサ１４．Ｂ側からプロセッサ１４Ａへ値を送
る場合も同様である。

第８図では、１次元方向の接続だけを示しているが、実
際には、２次元格子における制御グループの境界部にお
いて、２次元方向に同様の接続を行う。

本実施例に係るスケジューリング回路は、第９図に示す
ような構成になっている。

第９図において、５０はウィンドウ番号入力部５１は登
録テーブル、５２は連続性検出部、５３はイベント入力
部、５４はイベント解釈回路、５５はＦＩＦ○（Ｆｉｒ
ｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）回路、５６は登録フ
ラグ、５７はアドレス保持フラグ、５８はアドレス計算
回路、Ｒ１−Ｒ４はパイプライン制御のためのレジスタ
である。

第９図に示すウィンドウ番号入力部５０は、隣接する４
方向の制御グループから通知されるウィンドウ番号を入
力する回路であり、第１０図に示すような構成になって
いる。第１０図に示す各レジスタＲＩＯは、東西南北（
ＥＷＮＳ）の各方向からのウィンドウ番号を保持するレ
ジスタである。

セレクタＳＩＯは２プロセッサ間通信の方向を示すコン
トローラからの制御信号ｄ’＋ｒに応じて、出力を選択
する。

第９図に示す登録テーブル５１は、ウィンドウ番号が登
録されているかどうかを示すフラグ群からなるテーブル
であり、最大２５６個の各ウィンドウに対して、それぞ
れ１ビツトが割り当てられている。ウィンドウ番号入力
部５０からのウィンドウ番号が、登録テーブル５１のア
ドレスとなる。

これによって、ウィンドウ番号の二重登録が抑止される
ようになっている。

第９図に示す連続性検出部５２は、現在扱っている領域
が、隣接する制御グループの領域と連続しているかどう
かを判定するための回路である。

内部構成は５第１１図に示すようになっている。

第１１図において、ＣＯＭＰは比較回路、６０はエンコ
ーダ、ＯＲはオア回路、ＣＢ、ＣＷ、ＣＮ、Ｃ３はリセ
ント信号ｒｅｓｅｔがくるまで、連続性の検出結果を記
憶するレジスタである。

自制御グループで現在扱っているアドレスの上位ビット
（ｂｉｔｓ）と、ウィンドウ番号入力部５０からの入力
ウィンドウ番号とを、比較回路ＣＯＭＰで比較し、それ
が一致するときに、ＥＷＮＳの方向に応じて、レジスタ
ＣＢ、ＣＷ、ＣＮ、Ｃ３に連続性を記憶する。その結果
は９セレクタＳ２０を介して出力される。

第９図に示すイベント入力部５３は、各方向からのイベ
ント信号を入力する回路であり、第１２図に示すような
構成になっている。各レジスタＲは、イベント・クリア
信号ｅｖｃｌｒによってクリアされる。その後、イベン
ト信号がロードされるとアンド回路ＡＮＤおよびセレク
タＳ３０を介して制御信号ｃｌｉｒに応じたイベント信
号が出力される。

第９図に示すイベント解釈回路５４は、ウィンドウ番号
をキューイングするかどうか、また現在のアドレスを保
持し続けるかどうかを判断する回路である。第１３図に
示すような論理で出力を決定する。ウィンドウ番号のキ
ューイングを指示する登録信号は、イベント入力部５３
の出力だけがアクティブ（Ｔ）になったときに出力され
る。連続性出力およびイベント入力がアクティブになっ
たとき、または自己イベントがアクティブ゛になったと
き、アドレス保持信号が出力される。

第９図に示すＦＩＦＯ回路５５は、伝播されたイベント
により、処理しなければならないウィンドウの番号を記
憶しておく回路である。通常用いられているＩＩＦＯメ
モリでよく１例えば第１４図に示すような構成になって
いる。

第１４図において、ＭＥＭは８ビツト×２５６の容量を
持つメモリ、Ｒ４０〜Ｒ４３はレジスタ２３４、０はセ
レクタ、ＷＣＮＴは書き込みアドレスを出力するライト
カウンタ、’ＲＣＮＴは読み出しアドレスを出力するリ
ードカウンタ、ＣＯＭＰは比較回路、ＯＲはオア回路、
ＡＮＤはアンド回路ＮＯＴはノット回路である。

レジスタＲ４１に登録信号がセントされると所定のタイ
ミングで、レジスタＲ４０にセントされたウィンドウ番
号が、ライトカウンタＷＣＮＴに示されるメモリＭＢＭ
のアドレスに書き込まれる。また、読み出しを指示する
制御信号ｎｅｘｔにより、リードカウンタＲＣＮＴの示
すアドレスのメモリＭＥＭの内容が読み出されて、レジ
スタＲ４３を介して出力される。

ライトカウンタＷＣＮＴとリードカウンタＲＣＮＴの値
が一致したとき、空を示す信号ｅｍｐｔｙが出力される
。

第９図に示す登録フラグ５６は、第１５図に示すような
構成になっており、どの方向からのウィンドウ番号が登
録されたかを、レジスタＲに記憶する。

第９図に示すアドレス計算回路５８は、ＦＩＦＯ回路５
５から読み出されたウィンドウ番号に基づいて、隣接す
る制御グループに通知するウィンドウ番号および実アド
レスの生成に使用するアドレス上位ビットを出力する回
路である。

隣接制御グループ間インタフェースとして、隣接制御グ
ループにイヘントを伝えたときに、伝えられた先が登録
すべきウィンドウ番号を出力する。

ウィンドう境界以外では、現在担当しているウィンドつ
番号を送る。

ウィンドウ境界では、第１６図（イ）に示すように、水
平方向には、ウィンドウ番号Ａ±１を送り２垂直方向に
は、ウィンドウ番号Ａ十Ｂを送る。

ここで、Ｂは仮想領域の大きさをウィンドウを単位とし
て分割した場合の横方向のウィンドウ数である。なお、
仮想領域の境界では、それより外にイヘントが伝わらな
いように、イヘントを打ち消す。

ウィンドウの境界は、第１６図（ロ）に示す各方向別の
境界印８０によって識別する。境界印８０の値は、初期
設定時に、コントローラによって設定される。

アドレス計算回路５８の概要構成は、第１６図（ハ）に
示すようになっており、演算回路ＡＬＵは、第１６図（
０）に示す境界印８ｏの値によって、ウィンドウ番号Ａ
、　Ａ±１．Ａ±Ｂのいずれかを算出する。

なお、コントローラから送られてくるアドレスを、現在
のウィンドウ番号に関係なく、絶対アドレスとして使用
するモードを持つ。これが、第１６図（ハ）の入力の１
つであるアドレス指定値であり、そのオペレーションが
指示された場合には。

そのアドレス指定値が、セレクタＳ８０．３８２を介し
て、実アドレス生成回路へ送られる。これにより、メモ
リ内に仮想ＰＥ間の共通領域を実現することなどが可能
になっている。

第１図に示す実アドレス生成回路１２は１本実施例では
、第１７図に示すような構成になっている。第１７図に
おいて、Ｒ１００〜Ｒ１０５はレジスタ、３１００〜５
１０３はセレクタ、ＯＲはオア回路である。

実アドレス生成回路の入力は、コントローラから送られ
てくる仮想ＰＥの相対アドレスと、第９図に示すアドレ
ス計算回路５８の出力であるアドレス上位ビットと、ウ
ィンドウ番号入力部５０からの隣接グループウィンドウ
番号である。

自分の制御グループ内に属するＰＲに対する実アドレス
は、レジスタＲ１００に設定された相対アドレスと５　
レジスタＲ１０１に設定されたアドレス上位ヒントとを
加算することにより生成する。

すなわち、第５図（ロ）に示す演算を行う。ここでは、
上位８ビツトで重なりあう部分は、一方を“０”とする
こととし、オア回路ＯＲによる論理和で加算を実現して
いる。なお、実アドレスの下位８ビツトは、コントロー
ラから送られてきたものをそのまま使用する。

また、第８図に示す擬似隣接プロセッサ用の実アドレス
を生成するために、レジスタＲ１０２〜Ｒ１０５に隣接
グループのウィンドウ番号を設定し、セレクタ８１００
〜５１０３によって、ロード（Ｌ）時には隣接グループ
のアドレス、セーブ（Ｓ）時には自分のアドレス（ｓｅ
ｌｆ）と同じになるように制御する。

本実施例で説明した１つの制御グループ、スケジューリ
ング回路１１．実アドレス生成回路１２を個別に、また
ばまとめてＬＳＩ化することが可能である。スケジュー
リング回路１１および実アドレス生成回路１２の詳細な
例を示したが、同様な機能を持つものを他の回路構成に
よっても、実現できることは言うまでもない。また、格
子結合のマルチプロセッサを例に説明したが、制御グル
ープによるグループ化は、超立方体結合などの他の結合
によるマルチプロセッサでも同様に実現できることは明
らかである。

〔発明の効果〕

以上説明したように２本発明によれば、実プロセツサが
、多数の仮想プロセッサを担当し、仮想プロセッサの中
で真に処理を必要とするものを抽出して、実プロセツサ
による処理を遂行することができるので、高い負荷分散
が可能になり、処理の効率化が可能になる。

【図面の簡単な説明】

第１図は本発明の構成例 第２図は本発明の実施例で用いられるプロセッサの構成
例。 第３図は本発明の実施例に係る仮想プロセッサの概念を
説明する図。 第４図は本発明の実施例に係るウィンドウ分割説明図。 第５図は本発明の実施例に係るアドレス割り付けの例。 第６図は本発明の実施例に係る制御グループの例 第７図は本発明の実施例に係るスケジューリング回路接
続例。 第８図は本発明の実施例に係る擬似隣接プロセソザ説明
図。 第９図は本発明の実施例に係るスケジューリング回路ブ
ロック図。 第１０図は第９図に示すウィンドウ番号入力部の例。 第１１図は第９図に示す連続性検出部の例。 第１２図は第９図に示すイヘント入力部の側梁１３図は
第９図に示すイヘント解釈回路論理説明図。 第１４図は第９図に示すＦＩＦ○回路の側梁１５図は第
９図に示す登録フラグの列。 第１６図は第９図に示すアドレス計算回路説明図 第１７図は本発明の実施例に係る実アドレス生成回路の
例を示す。 図中、１０はコントローラ、１１はスケジューリング回
路、１２は実アドレス生成回路、ＧＩＧ２．・・・は制
御グループ、１４はプロセッサ、１５は擬似隣接プロセ
ッサを表す。

Claims (1)

1. 【特許請求の範囲】 ［１］処理対象となるデータを記憶する回路と演算回路
   とをそれぞれ有する複数のプロセッサ（１４）と、これ
   らのプロセッサを制御するコントローラ（１０）とを備
   え、コントローラから送出する一連の命令によって、各
   プロセッサに与えられたデータを処理する並列計算機に
   おいて、 上記プロセッサを、複数個ずつ、アドレスに関する制御
   単位となる複数の制御グループ（Ｇ１、Ｇ２、…）にグ
   ループ化し、 各制御グループごとに、 隣接する制御グループからの処理対象データ群に対する
   アドレスを指定するイベントを受信し管理するスケジュ
   ーリング回路（１１）と、 このスケジューリング回路によって管理されるイベント
   に基づいて決定されるベースアドレスと、上記コントロ
   ーラから供給されるアドレスとにより、その制御グルー
   プに属するプロセッサが処理すべきデータのアドレスを
   生成する実アドレス生成回路（１２）とを備えたことを
   特徴とする並列計算機におけるイベントスケジューリン
   グ処理方式。 ［２］上記各制御グループ間の境界部周辺に位置する各
   プロセッサに対し、そのプロセッサが扱うデータのアド
   レスに対応するデータを送出する擬似隣接プロセッサ（
   １５）を、隣接する制御グループにおける隣接プロセッ
   サに対応して備えたことを特徴とする請求項１記載の並
   列計算機におけるイベントスケジューリング処理方式。