JPS5977574A - ベクトル・プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ベクトル演１．が高速に実行ｉ１能１１ベク
トル処理向きディジタル形↑（１子計算槻（以Ｆ、ベク
トル・プロセッサと呼ぶ）に係り、詳しくはベクトル・
プロセッサに含まれるペク］・ル・レジスタの構成に関
するものである。

〔従来技術〕

従来、科学技術計算に頻緊に表われる大型行列計算等の
高速処理を行うベクトル・プロセッサが種々提案されて
いる。その一つに、ベクトル・プロセッサに含まれる複
数個のパイプライン演算器の高速性、並列性が有効に発
揮できるように、演算データの転送能力を向上させるべ
く、ベクトル・レジスタを備えたベクトル・プロセッサ
がある（米国特許４，１２８，８８０　）。

第１図は上記ベクトル・レジスタを備えた″＝≠°゛吻
焼ベクトル・プロセッツの 一般的ブロック図である。第１図に於いて、ベクトル・
レジスタ（Ｖ　Ｉｔ　）　Ｊはベクトルな形成する一連
のエレメント・データを格納することができ、例えば、
各々のベクトル・レジスタは８バイト長のニレメンｌ−
に６４個格納できる。演算に必要なベクトルのエレメン
トは、Ｅ１三’ｉｉ［２ｔ！よ装［（ＭＳ）５よりフェ
ッチ・データｌ、ｄ　１０を辿して順次フェッチされ、
分配回路２を介して、ベクトル命令で指定されたＩｌｆ
号のベクトル・レジスタ１へ書込データ線６経由で一担
１（１，込まれる。その後、演算に応じて、適当なベク
トル・レジスタ１より読出ｆ−タ線７経山でエレメント
が順次読出され、選択回路３を介して、演算オペランド
線）３経出で目的の演算器４にオペランドとして入力さ
れる。演算器４より出力された演算結果は、演算結果線
９経山で分配回路２を介し、指定されたベクトル・レジ
スタ■へ四込データ線６経出で順次寝込まれる。演算器
４は浮動小数点加算器、乗算器などの、それぞれ独立し
た演′ｒ１器である。このような演算器４とベクトル・
レジスタ１間のゲータ転送を繰虜返した後で、得られた
最終結果ベクトルは、ベクトル・レジスタｌから選択回
路３、書込データ線１１を介して主記憶装置５へ順次ス
トアされる。

次に、ベクトル演、ｊ寥の簡単な例を挙げて、第１図の
ようなベクトル・レジスタを備えるベクトル・プロセッ
サの特徴について考察する。いま、ド０１じＩ’　Ｉｔ
　Ａ　Ｎ文 ＤＯ１０１＝ｉ、　Ｌ １０、Ｙ・（１）＝Ａ（１）十Ｂ（ｉ　）采（、’（１
）の処理を、ベクトル命令形式に表現すると、１、　　
Ｖｅｃｔｏｒ　　Ｌｏａｄ　　　Ｖ　Ｒ”０”　＜！＝
　Ａ２、　　　Ｖｅｃｔｏｒ　　　Ｌｏａｄ　　　　　
Ｖ　　Ｉｔ　　”ｌ’、’　ぐ二　旧３、　　Ｖｅｃｔ
ｏｒ　　Ｌｏａｄ　　　Ｖ　Ｒ”２”　＄　Ｃ４、Ｖｅ
ｃｔｏｒ　　Ｍｕｌｔｉｐｌｙ　Ｖ　Ｉｔ　”３°’４
＝ＶＲ”１”ｌ　Ｖ　）じ２″５、　　Ｖｅｃｔｏｒ　
　Ａｄｄ　　　　Ｖ　）Ｌ　”４”＃　Ｖ　Ｉｔ　”０
”＋　Ｖ　Ｉｔ　”３”（３，Ｖｅｃｔｏｒ　　５ｔｏ
ｒｅ　　Ｖ　ＩＬ　”４”　＋Ｙのようになる。たｙし
、Ｖ　Ｉｔはベクトル・レジスタを表わす。各ベクトル
命令は、演算および１′夕転送をエレメントＬ個分、繰
り返し実行する。

一般的に、ベクトル・レジスタを備えるベクトル・プロ
セッサは、演算の中間結果のヘクトルヲ一時的にベクト
ル・レジスタへ格納し、最終結果ベクトルのみを王ｄ己
憶装置ヘスドアすることで、実質的に主６己憶装置ｄと
の間のデータ転送回数が減少するため、ベクトル・レジ
スタの舛込み、胱出し動作を高速化し、これに比べ主記
憶装置のアクセス能力を低り＋１４成しても、ｍ＞番に
必要なデータ転送能力を確保する事が可能である。

次に、前述（７た例の第４と５の命令に尉目してみると
、先行命令４０乗算結果を格納するＶ　Ｉｔ”３”は、
後続のベクトル加１′１節令５のオペランドを読出スべ
＠Ｖａｔにもなっている。もしも、第４のベクトル乗算
命令により、Ｌ個の結果が全てＶ　Ｉｔ”３”へ１４込
れるまで待って、後続のベクトル加Ｗｆ、６令５を起ｌ
１ｆＶＪするように制御→−れば、複数の演算器の並列
動作を有効に生かせず、処理時間は延びる、このように
、先行するベクトル命令の演算結果、あるいはフェッチ
　データを格納するＶ　Ｉｔを、後行のベクトル命令が
オペランドとし−（読出ずための待ち合せの関係は、前
述した例の第２または３のベクトル命令と第４のベクト
ル命令の間、第１と第５の間、第５と第６の間にもイｊ
、在している。

この待ち合せを解決する方法がチェイニング機能である
。チェイニングとは、主記憶装置ｄより読出したデータ
、あるいは、先行のベクトル命令で得られる演算結果を
ベクトル・レジスタへ書込むと同時に、即時に後行のベ
クトルｉｉ１′ｉ’ｔ’ｉ′のメベランドとして演算器
ｌ＼転送１゛るか、あるいは主記憶へ転送することであ
る。これに依り、長唄形のベクトル計算に於いても、複
数の演ｎ器を有効に作動させて演算の並列性を高め、＾
速処理を行うことができる。

このように、チェイニングをよベクトル節令間に着目し
て、その尚速比を計る方法である。これとは別に、成る
一つのベクトル命令をエレメント単位で分割し、これを
複数の演Ｊｌ〜器で並行処ｊ、ｊ１４させ、高速化を計
る方法が考えられる。例えば、ベクトル命令をエレメン
ト”ｌ”（Ｑ、２、・・・・−４・・・）と、”ｌ＋１
′’（１，３、・・・・・・Ｉ　＋１・・・）に分割し
、この２つのエレメント列をベクトル・レジスタから同
時に読出し、２つの演１１−器で並行して処理する。

その後、この２つの演Ｊ’Ｅ器より得られる結果を同時
にベクトル・レジスタへ湛込むという方法である。ご＼
ではエレメントの２分ν？りを考えたが、一般的に１１
１１＾１の演Ｊ￥器を並列に動作させれば、ベクトル・
エレメントをｎ列に分割して処理ずΦ−甲かできる。

以上、エレメント分′削によるａ　ｒ−ｉ処理も、チェ
イニングにし−こも、要となるのはベクトル・レジスタ
の７□氾出し、−１１を込吟ｒｉｌ：力である。３なゎ
ち、エレメント分割による並行処理については、その並
行処理されるエレメ／１・列の数を１１″とすると、１
１個のユ［／メントの読出し、ｋ〕るいは田゛込みが１
ザ・ｆクルで同時に行われなければＩＩらない。又、チ
ェイニングについては、同一ベクトル・レジスタに対し
、１ザ・１クルで同時に読出し、■ト込みができなけれ
はならない。さらに、当ｉ亥＋１個にエレメントを分割
して並行処理をイｊうベクトル・プロセッサに、チェイ
ニング機能を持たせる事も可能である。この場合、ベク
トル・レジスタとし゛（１サイクルに２ｎ個の読出し、
書込みのできるものが要求される。

第２図に並行処理されるエレメント夕１］の数”ｒｌ”
を２とした場合のベクトル・レジスタの従来方式を示す
。この方式はベクトル・レジスタ・−アレイとして周辺
回路系と同等の速度を持ったＨ、　Ａ　Ｍ　（ランダム
・アクセス・メモリ）ＨＪＯ＆使用する４１を前提とし
ている。図中、１０１．１０２で示ずＷ　Ｄ　Ｉｔ　Ｏ
／１は書込データ・レジスタ、１０３、＋０４で示すｉ
ｔ１月Ｌ（ｖ１讐は続出データ・レジスタ、１０５．１
０６で示すνＶＡ１．ｔＯ／１・は書込アドレス・レジ
スタ、１（＋７．１０８で示すＲＡＮ−□ヤ管は続出ア
ドレス・レジスタであり、１０９〜１１．４はセレクタ
を示している。

それぞれのレジスタに付加した番号　騎１は、ＩＩ　Ｏ
Ｉ＋がベクトル・エレメント列Ｉ（Ｑ、２．４・・・・
・・Ｉ・・・）、１”はＬ＋１（１，３，５、・・・・
・・１１−１・・・）を処理するレジスタである事を示
している。図はベクトル・レジスタ・プレイを形成して
いるＲ　Ａ　Ｍを４バンクに分割することにより、１ザ
イクルで４エレメントの′アクセスを可能にしている。

すなわら、バンクの幌合がなげれば、■サイクルに２エ
レメントの内込みと、２エレメントの読出しが同時にで
きる。例えば、ＷＩＪＩは０）　ＩＯＬ　Ｗ　ＩＪ　ｉ
ｔ（，１）１０２のデータをＷ　Ａ　Ｒ（０）　１．０
５、Ｗ　Ａ　Ｒ（１）　１０６で示されるニレメン）　
？ｆｆｆ号４．５に書込むと同時に、ＩＬ　Ａ　Ｒ（０
＋　１．０７、Ｉｔ　Ａ　Ｉｔ　（１）　１０８で示さ
れるエレメントｉ１１号６．７のデータな■日月Ｌ（０
）１０３、Ｉｔ　Ｄ几（１）１０４に読出すことがｃｉ
Ｊ’能である。

ところで、ｊ：＋４２図のようなバンク分割の方法を採
用した場合、２つの読出動作の間、あるいは２つの一１
Ｊ込動作の間には、“アクセスのａ倉は発生しないが、
同一エレメント列の読出動作と畳込動作の間でパンクの
競合が発生ずる。すなわち第２図のようなベクトル・レ
ジスタを有するベクトル・プロセッサでは、このような
競合の発生した時に備えて続出動作を待たせる等の機能
が付加されねばならない。又、２１１２図の方式はｌｔ
　Ａ　Ｍとその周辺のアトｌメス・レジスタやデータ・
レジスタを構成する回路部との１妾続インタフエースを
大量に必要とする為、Ｉｔ　Ａ　Ｍの実装エリアが大き
くなる欠点を持っている。

〔発明の目的〕

本発明の目的は、ベクトル　レジスタを前車に読出し、
書込みができる構造とし、ベクトル・プロセッサの高速
処理の為ベクトル命令のエレメント分割処理及びチェイ
ニング処理を円滑に行うことにある。

〔発明の概要〕

上記の目的を達成するため、本発明はベクトル・レジス
タとして、周辺の演算器を＋＋ｆ成する回路糸よりも相
対的に２ｎ倍品１塁な回路系を用いて、１６ｎサイクル
でベクトル・レジスタのｍｌ［１Ｌ　；Ｆ）るいは書込
みを行い、１サイクルでは、当該同一ベクトル・レジス
タに対し、それぞれｎｐＪの７１Ｆ込み動作とｎ回の読
出し動作を同時に可能にするものである。

〔発明の実施例〕

第３図は本発明によるベクトル・レジスタの一実施例で
、ベクトル・レジスタ　アレイとして１ｔＡ　Ｍ　２０
０　＆用い、並行処ｊｌｊされるエレメント列数を２と
した場合を７３ｅず。ベクトル・プロセッサ全体の構成
は第１図と同様である。第３図中、２０１．２０２で示
すＷ　Ｄ　１４０／、は書込データ・レジスタ、２０３
’、２０３．２０４で示ずＰ　Ｉ’ｔＤ　ＲＯおよび几
ＩＪＩ（、’將は続出データ・レジスタ、２０５．２０
６で示すＷＡｌｌ　ン’、は書込アドレス・レジスタ、
２０７．２０８で示ずｔＬＡＲＯ／ｉは続出アドレス・
レジスタである。２１０と２１１はセレクタ、２１２は
２ビツト・カウンタを示している。第２図の場合と同様
に、それぞれのレジスタに旬した番号％のうち、”０”
は間数のベクトル・エレメント列１（０，２，４、・・
・Ｉ・・・）を、”１″は６ｙ故のベクトル・エレメン
ト列ｉ　十ｉ（１，３，５・・・Ｉ　＋１・・・）を処
理するレジスタであることを意味する。

第４図は第３図の基本動作を表わしたタイムチャートで
ある。図中、Ｉ　７　Ｉｔ　１　／　ｌ　＋　２　／　
Ｉ　＋３とあるのは、当該レジスタが、その時に処理し
ているベクトル・エレメント番号を示す。又、ＲＡ　Ｍ
　２０（ｌの動作でＷないし１ｔと記したものは、それ
ぞれ書込み、読出しの時間を示している。

第４図のタイムチャートは１列とＩｔ１列に分割された
エレメント列が、ｌザイクル・ピッチでそれぞれＷＤ　
）ＬＵ　（０）　２０１とＷ　Ｉ）　Ｉｔ　（１）　２
０２にセットされ、たｙちにＩｔ　Ａへ４２００へ書込
まれ、一方では、ＲＡ　Ｍ　２００から読出されたＩと
Ｉｔ１の各エレメント列がＰＩ口月Ｌ　（０）　２０３
経由の１ｔＤＲ（０）２０３とＲＤ　Ｒ（１）　２０４
にセットされ、当該レジスタより１ザイクル・ピッチで
出力されるというように、エレメント分割による並行処
理及びチェイニング処理が最も理想的に行われている状
態を表わしている。

以下、第３図の動作を第４図で説明する。まず、第３図
のセレクタ２１０と２１１は暑サイクルで動作する２ビ
ツト・カウンタ２１２の出力でセレクトされる。すなわ
ち、セレクタ４！ＦｉＦ＃２１０はカウンタ２１２の上
位ビットに注目して、帰サイクル・ピッチ（第４図）ｉ
″０−　’ｆ’　２．１’　２−１”　０−１１’示す
時間）でＷＤ　Ｒ（０）　２０１　、Ｗｌ）　Ｉｔ　（
１）　２０２を交互に選択する。セレクタ縛２１１はカ
ウンタ２１２の全ビット（２ビツト）に注目し℃、電サ
イクル・ピッチ（第０）２（１７、Ｗ　Ａ　ＩＬ　（１
）　２（１６、Ｉｔ　Ａ　Ｉｔ　（１）　２０８をｌ１
ｌｆｉ欠；ｌ’！４択する。この】１択！Ｔｌｂ作は常
時性われる。

第４図におい′Ｃ、Ｗ　Ｄ　Ｒ（０）　２０１ヘエレメ
ント１１１１１、〜．ｖ　Ｌ）　Ｉｔ　（１）　２０２
へエレメント″ｉ＋１ｒが時刻’ｌ’　ｏでセットされ
る。このＷ　ＩＪ　Ｒ（０）　２０１及びＷＩＪ　ＩＬ
　Ｃ１）　２０２の出力はセレクタ２１０により交互に
ｙ、Ａ　択すレル。スフＫ　ワｔ、）、’ｒ　ｏ　−’
ｒ　２−ｃ−ｗ　［１ｉｔ　（（Ｊ）２０１カ、ｉ’　
２−’ｌ’　０　テＷ　ＬＩ　Ｉｔ　（１）　２０２が
選択される。この間、セレクタ２１１はＷ　Ａ　Ｒ（０
）　２０５．１ｔＡＩＬ　（０）　２０７、Ｗ　Ａ　Ｉ
ｔ　（１）　２０６、Ｉｔ　Ａ　ＩＬ　（１）　２０８
を仄々に選択する。すなわら、′ｌ″０−１’　Ｉの間
でＷ　Ａ　ＩＬ　（０）　２０５　ヲ、’ｌ’　１−　
’１’　２　テＩｔ　Ａ　Ｉｔ　（（１）　２０７を、
’ｌ’　２−　’ｌ’　３で〜Ｖ　Ａ　１ｔ（１）　２
０６習、’１’　３−　’ｌ’　０でＩｔ　Ａ　Ｉｔ　
（１）　２０８をそれぞれ選択する。このアドレスによ
りＩｔ　Ａ　Ｍ　２００のエレメント錆号を指定する。

コノ（ｖＢ　）＋Ｂ　合、Ｉｔ　Ａ　ＩＸ／Ｉ　２００
　ハＴ　Ｏ−’Ｉ’　ｌ　、　ｉ’２−−　’ｌ’　３
　（７）　１ｉｉｌ　テｌｊ　込１１ｆｌＪ　作ヲ、’
ｌ’　１−１’　２、’ｒ　３−′ｌ゛０で読出動作を
行う。したがって、’ｌ’　Ｕ−’ｌ’　］の時間では
、Ｗ　Ａ　Ｉｔ　（０）　２０５の示１゛″Ｉｔ　Ａ　
Ｍ鎖酸（エレメント番号１１１１１）へ、νＶ　ＩＪ　
Ｉｔ　（０）　２（１１のデータが書込まれ、ｉ’　２
−　’ｌ’　３の時間−（二゛はν〜ＡＲ（１）２０６
の示ずＲＡ　Ｎｌ領域（エレメント番号”　１−１−１
”）へ、Ｗ　Ｄ　ＩＬ　（１）　２０２　ノデータが１
月込ま扛る。

上記１”　０−Ｔ　１　及ヒＴ　２−１’　３０）　時
Ｉ”ＪＪ　テＩＬ　Ａ　Ｍ２Ｏ０へ書込まれたデータは
、ｉ’　１−’１’　２及び′ｌ゛３−１”　００時間
に、たｇちに読出−Ｊ−事ができる。１なわち、’ｌ’
　１−　Ｔ　２　及ヒｉ’　３−　’ｌ”　００時間＆
ｔＣ於イて、セレクタ２１１はＩｔ　Ａ　Ｒ（０）　２
０７、Ｉｔ　Ａ　Ｉｔ、　（１）２０８を選択しており
、チェイニング４８　＋（１＊により１（Ａ　ｌｔ　（
０）　２０７がＩ”、Ｉｔ　Ａ　Ｉｔ　（１，）　２０
８が”Ｉｔ１”エレメント番号を示し”〔いれば、容易
に１αＯｉｌにｒＪ込んだ”ｌ”／”ｌ＋・１゛Ｉ　Ｉ
ｔ１目のエレメント・データを読出ず事ができる。第４
図はそれケ示していく）。

＋１１”番目のエレメント・データは、）’　）ｔ　Ｊ
、ｌ　）ｔ　（υ）２０３′　　八′ｌ゛２でセットさ
れ、”ｌ　＋　＋　Ｉｔ−；片目のデータ＆１Ｒ１）　
Ｉｔ　（１）　２０４へＴ　Ｏテセツ）さ１しる。１１
　ＩｔＤ　Ｒ（０）　２０３’ヘセツトされた“Ｉ″番
エレメント・ｉ′−夕は、１゛ＯでＩｔ　１．Ｉ　Ｉｔ
　（（＋）　２０３へ転送され、”■＋−］”ヤ１のエ
レメント・データと時間合わぜされる。

１０ノＩｔ　（（１）　２０３、Ｉｔ　Ｄ　ｉｔ　（１
）　２０４に揃ったデータは１′−夕１岑゛ｌ経由で（
寅Ｊ′１１．器あるいは主ｉ己憶装置ｔｆｆｉへ出力さ
れる。

以上かｐ）わかるように、槁３図で４Ｉ□ｑ成されるべ
、りトル・レジスタは、ｌサイクルで°゛１１パ′１＋
１”の：Ｃレメント・データを書込み、さらにそのデー
タを即時にｎ／ｅ出ずことができ、この謬込み、読出゛
しに［ｊ　しての時間的な競合は発生しない。したがっ
て、ベクトル命令のエレメント分割による各エレメント
列の並イｊ処理、及びチェイニング処理を１−リ゛イク
ル・ピッチで円（＃にイＩう事ができる。なお、Ｉｔ　
Ａ　Ｍ　２００としては、例えばカリウム砒素、ジョセ
フソン累子等の超亮速累子が最肩である。

〔発す］の効果〕

本元明によれは、＋ｒｒｑ　、ｔ＝な読出し、舊込み回
路系の付加で、１−リーイクルに複数回の吋貧のないベ
クトル・レジスタ・アクセスが可能となり、ベクトル・
プロセッサにおいてエレメントの）１し列処理、チェイ
ニング処ｊ里を円滑に行わせるＪＪ（ができる１、

【図面の簡単な説明】

第１図はベクトル・プロセッサの一般的ブロック図、第
２図は第１図に世けるベクトル・レジスタの従来例の構
成例を示す図、第３図は本発明の一実施例を示す図、第
４図は亀３図の九本１ｉｊｊ作を示すタイミング図であ
る。 １・・・ベクトル・レジスタ、２・・・分配回路、３・
・・選択回路、４・・・演算器、５・・・五屈１意装随
、２ｏＯ・・・ベクトル・レジスタ・アレイ（ＩｔＡＭ
　）、　　２０１．２０２・・・書込データ・レジスタ
、２０３．２０３′、２０４・・・ｍシ出データ・レジ
スタ、２０５．２０６・・・１４込アドレス・レジスタ
、２０７．　２０８・・・読出アドレス・レジスタ、　
　２１０．２１１・・・セレクタ、２１２・・・２ビ、
ット・カウンタ。 代理人４Ｐ埋士　鈴　木　　　誠　ど　　゛第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）複数のベクトル・レジスタ、演算器、メモリ・リ
   クエスタ等をｌ１ｆｆｆえ、ベクトル命令を実行するベ
   クトル・プロセッサにおいて、前記ベクトル・レジスタ
   を、周辺の演算器等を構成する回路系よりも相対的に２
   １１倍高速に動作する回路系で構成■ すると共に、７うｎサイクルで前記ベクトル・レジスタ
   のＷｌ出しあるいは南込みを行い、１サイクルでは、当
   該同一ベクトル・レジスタに対してｎ回の書込みＮ０作
   とｎ回の読出し動作を可能としたことを特徴とするベク
   トル・プロセッサ。
2. （２）各ベクトル・レジスタは、ｎ個の書込みデータ・
   レジスタと、ｎ個の続出データ・レジスタと、２ｎ個の
   書込／読出アドレス・レジスタと、これらのレジスタを
   選択するセレクタとを具備し、前記ヒレフタにより所望
   レジスタをＩＩ次選択し、１ザイクルで当該同一ベクト
   ル・レジスタに対してｎ回の書込み１１０作と１１回の
   読出し動作を可能としたことを特徴とするｑ′ｆｆＦ　
   ｉ１Ｎ求の範囲第１項記載のベクトル・プロセッサ。