JP2923893B1 - ハードウェア論理シミュレーション装置 - Google Patents
ハードウェア論理シミュレーション装置Info
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- JP2923893B1 JP2923893B1 JP10026525A JP2652598A JP2923893B1 JP 2923893 B1 JP2923893 B1 JP 2923893B1 JP 10026525 A JP10026525 A JP 10026525A JP 2652598 A JP2652598 A JP 2652598A JP 2923893 B1 JP2923893 B1 JP 2923893B1
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Abstract
【要約】
【課題】検査対象回路のタイミング検証の精度を保証す
ると共に、全体のシミュレーション速度を高速化するシ
ミュレータ装置及び方法の提供。 【解決手段】１クロック未満のタイミングシミュレーシ
ョンを行う第一のシミュレータ２３と、１クロック未満
のタイミングシミュレーションを省略してシミュレーシ
ョンを行う第二のシミュレータ２１と、第一、第二のシ
ミュレータ間の通信手段２２を備え、ハードウェア記述
言語で記述された論理回路の検査対象回路部分２３１を
第一のシミュレータ２３でシミュレーションし、検証対
象でない回路部分２１１を第二のシミュレータ２１でシ
ミュレーションする。
ると共に、全体のシミュレーション速度を高速化するシ
ミュレータ装置及び方法の提供。 【解決手段】１クロック未満のタイミングシミュレーシ
ョンを行う第一のシミュレータ２３と、１クロック未満
のタイミングシミュレーションを省略してシミュレーシ
ョンを行う第二のシミュレータ２１と、第一、第二のシ
ミュレータ間の通信手段２２を備え、ハードウェア記述
言語で記述された論理回路の検査対象回路部分２３１を
第一のシミュレータ２３でシミュレーションし、検証対
象でない回路部分２１１を第二のシミュレータ２１でシ
ミュレーションする。
Description
【０００１】
【発明の属する技術分野】本発明は、ハードウェアのシ
ミュレーション装置に関し、ハードウェア記述言語で記
述された論理回路のシミュレーションを高速化する装置
及び方法に関する。
ミュレーション装置に関し、ハードウェア記述言語で記
述された論理回路のシミュレーションを高速化する装置
及び方法に関する。
【０００２】
【従来の技術】半導体集積回路等の設計・製造に際し
て、機能レベル又はレジスタトランスファレベル（ＲＴ
Ｌ）のハードウェア記述言語（Hardware Description
Language;ＨＤＬ）にて集積回路の機能又は論理記述が
なされ、該ハードウェア記述言語の記述に基づき、エン
ジニアリングワークステーション等の情報処理装置又は
専用装置で論理シミュレーションが行われ、論理回路動
作のシミュレーション・検証が行われている。
て、機能レベル又はレジスタトランスファレベル（ＲＴ
Ｌ）のハードウェア記述言語（Hardware Description
Language;ＨＤＬ）にて集積回路の機能又は論理記述が
なされ、該ハードウェア記述言語の記述に基づき、エン
ジニアリングワークステーション等の情報処理装置又は
専用装置で論理シミュレーションが行われ、論理回路動
作のシミュレーション・検証が行われている。
【０００３】従来、ハードウェア記述言語（ＨＤＬ）で
記述された論理回路のシミュレーションを行う場合に
は、（１）１クロック未満のタイミングに関してもタイ
ミング解析を精密に行うシミュレータや、（２）１クロ
ック未満のタイミングシミュレーションを省略する論理
シミュレータがそれぞれ単独で用いられている。なお、
このシミュレータとしては例えばイベントドリブン型論
理シミュレータが用いられる。
記述された論理回路のシミュレーションを行う場合に
は、（１）１クロック未満のタイミングに関してもタイ
ミング解析を精密に行うシミュレータや、（２）１クロ
ック未満のタイミングシミュレーションを省略する論理
シミュレータがそれぞれ単独で用いられている。なお、
このシミュレータとしては例えばイベントドリブン型論
理シミュレータが用いられる。
【０００４】
【発明が解決しようとする課題】しかし、上記（１）の
方式は、シミュレーションに要する演算処理量が増大す
ることから、シミュレーション速度が遅く、大規模なＬ
ＳＩの設計・検証工程に用いるには、処理時間の点で不
適であり、一方、上記（２）の方式においては、シミュ
レーション速度は改善されるものの、ハードウェア記述
のタイミングの検証には、全く不向きであった。
方式は、シミュレーションに要する演算処理量が増大す
ることから、シミュレーション速度が遅く、大規模なＬ
ＳＩの設計・検証工程に用いるには、処理時間の点で不
適であり、一方、上記（２）の方式においては、シミュ
レーション速度は改善されるものの、ハードウェア記述
のタイミングの検証には、全く不向きであった。
【０００５】大規模なＬＳＩの内部回路の一つの機能ブ
ロックをデバッグする場合、該機能ブロックを検査する
ための入力データを直接作成することが困難であること
から、機能ブロックを検査するためだけに、ＬＳＩ全体
のシミュレーションを行う場合がある。しかし、タイミ
ング検証まで含めたデバッグを行う場合には、ＬＳＩ全
体のシミュレーションを行うことは速度が遅くなり実用
的でない。
ロックをデバッグする場合、該機能ブロックを検査する
ための入力データを直接作成することが困難であること
から、機能ブロックを検査するためだけに、ＬＳＩ全体
のシミュレーションを行う場合がある。しかし、タイミ
ング検証まで含めたデバッグを行う場合には、ＬＳＩ全
体のシミュレーションを行うことは速度が遅くなり実用
的でない。
【０００６】なお、例えば特開平７−２８７７２４号公
報には、Ｖｅｒｉｌｏｇ−ＨＤＬについてシミュレーシ
ョンする際に、動作速度のチェックをしない場合には遅
延時間の計算をしないように、各セルの動作のみを記述
したデータベースを参照して回路記述が論理的に正しい
か否かの第１のシミュレーションを行い、各セルの動作
およびその遅延時間を記述したデータベースを参照して
動作時間が正しいか否かの第２のシミュレーションを行
うことで、シミュレーション時間の短縮を図るようにし
た方法が提案されている。しかしながら、この方法は、
すでにチェック済みである下位ブロック内のセルについ
てはタイミング解析（時間計算）などをいっさい行わず
に、論理しか計算しないことでシミュレーションを高速
化するものである。
報には、Ｖｅｒｉｌｏｇ−ＨＤＬについてシミュレーシ
ョンする際に、動作速度のチェックをしない場合には遅
延時間の計算をしないように、各セルの動作のみを記述
したデータベースを参照して回路記述が論理的に正しい
か否かの第１のシミュレーションを行い、各セルの動作
およびその遅延時間を記述したデータベースを参照して
動作時間が正しいか否かの第２のシミュレーションを行
うことで、シミュレーション時間の短縮を図るようにし
た方法が提案されている。しかしながら、この方法は、
すでにチェック済みである下位ブロック内のセルについ
てはタイミング解析（時間計算）などをいっさい行わず
に、論理しか計算しないことでシミュレーションを高速
化するものである。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、検査対象回路の
タイミング検証の精度を保証すると共に、全体のシミュ
レーション速度の高速化を図るシミュレータ装置及び方
法を提供することにある。
てなされたものであって、その目的は、検査対象回路の
タイミング検証の精度を保証すると共に、全体のシミュ
レーション速度の高速化を図るシミュレータ装置及び方
法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ハードウェア記述言語で記述された論理
回路の動作検証を行うためのシミュレーション装置にお
いて、１クロック未満のタイミングシミュレーションま
でを行う第一のシミュレーション手段と、１クロック未
満のタイミングシミュレーションを省略してシミュレー
ションを行う第二のシミュレーション手段と、を備え、
前記ハードウェア記述言語で記述された前記論理回路の
検査対象回路部分を前記第一のシミュレーション手段で
シミュレーションし、前記論理回路のうち検証対象でな
い回路部分を前記第二のシミュレーション手段でシミュ
レーションする、ことを特徴とする。本発明において
は、好ましくは、前記第一のシミュレーション手段でシ
ミュレーションを行っている回路部分と、前記第二のシ
ミュレーション手段でシミュレーションを行っている回
路部分との間で相互に信号及びデータの伝達及び同期処
理を行う通信手段と、を備える。また、本発明のシミュ
レーション装置においては、機能ブロック単位で１クッ
ク毎のシミュレーションを省略し、ブロックレベルでシ
ミュレーションを行う第三のシミュレーション手段を備
えた構成としてもよい。上記各手段は、シミュレーショ
ン装置を構成する情報処理装置上で実行されるソフトウ
ェアプログラムによってインプリメントするようにして
もよい。
め、本発明は、ハードウェア記述言語で記述された論理
回路の動作検証を行うためのシミュレーション装置にお
いて、１クロック未満のタイミングシミュレーションま
でを行う第一のシミュレーション手段と、１クロック未
満のタイミングシミュレーションを省略してシミュレー
ションを行う第二のシミュレーション手段と、を備え、
前記ハードウェア記述言語で記述された前記論理回路の
検査対象回路部分を前記第一のシミュレーション手段で
シミュレーションし、前記論理回路のうち検証対象でな
い回路部分を前記第二のシミュレーション手段でシミュ
レーションする、ことを特徴とする。本発明において
は、好ましくは、前記第一のシミュレーション手段でシ
ミュレーションを行っている回路部分と、前記第二のシ
ミュレーション手段でシミュレーションを行っている回
路部分との間で相互に信号及びデータの伝達及び同期処
理を行う通信手段と、を備える。また、本発明のシミュ
レーション装置においては、機能ブロック単位で１クッ
ク毎のシミュレーションを省略し、ブロックレベルでシ
ミュレーションを行う第三のシミュレーション手段を備
えた構成としてもよい。上記各手段は、シミュレーショ
ン装置を構成する情報処理装置上で実行されるソフトウ
ェアプログラムによってインプリメントするようにして
もよい。
【０００９】本発明は、ハードウェア記述言語で記述さ
れた論理回路の動作検証を行うためのシミュレーション
方法において、前記ハードウェア記述言語で記述された
前記論理回路の検査対象回路部分については、１クロッ
ク未満のタイミングシミュレーションまでを行う第一の
シミュレータでシミュレーションし、前記論理回路の検
査対象でない回路部分については、１クロック未満のタ
イミングシミュレーションを省略してシミュレーション
行う第二のシミュレータでシミュレーションし、前記第
一のシミュレータでシミュレーションを行っている回路
部分と、前記第二のシミュレータでシミュレーションを
行っている回路部分との間で信号及びデータを相互に伝
達するようにしたものである。本発明のシミュレーショ
ン方法においては、機能ブロック単位で１クック毎のシ
ミュレーションを省略し、ブロックレベルでのシミュレ
ーションを行うようにしてもよい。
れた論理回路の動作検証を行うためのシミュレーション
方法において、前記ハードウェア記述言語で記述された
前記論理回路の検査対象回路部分については、１クロッ
ク未満のタイミングシミュレーションまでを行う第一の
シミュレータでシミュレーションし、前記論理回路の検
査対象でない回路部分については、１クロック未満のタ
イミングシミュレーションを省略してシミュレーション
行う第二のシミュレータでシミュレーションし、前記第
一のシミュレータでシミュレーションを行っている回路
部分と、前記第二のシミュレータでシミュレーションを
行っている回路部分との間で信号及びデータを相互に伝
達するようにしたものである。本発明のシミュレーショ
ン方法においては、機能ブロック単位で１クック毎のシ
ミュレーションを省略し、ブロックレベルでのシミュレ
ーションを行うようにしてもよい。
【００１０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のシミュレーション装置は、その好
ましい実施の形態において、ハードウェア記述言語（Ｈ
ＤＬ）で記述されたハードウェアの動作検証を行うため
のシミュレーション装置において、１クロック未満のタ
イミングシミュレーションまでを行うソフトウェア（情
報処理装置上で実行されるプログラム）による第一のシ
ミュレータと、１クロック未満のタイミングシミュレー
ションを省略しソフトウェアによる第二のシミュレータ
と、第一、第二のシミュレータ間の通信手段を備え、ハ
ードウェア記述言語で記述された論理回路のうち検査対
象回路部分を第一のシミュレータでシミュレーション
し、検証対象でない回路部分を高速な第二のシミュレー
タでシミュレーションする。すなわち、ハードウェア記
述言語で記述された論理回路の検査対象回路部分を第一
のシミュレータでシミュレーションし、検証対象でない
回路部分を第二のシミュレータでシミュレーションする
ことにより、検証に必要なシミュレーション精度を確保
し、かつ検証を高速におこなう環境を提供するものであ
る。
に説明する。本発明のシミュレーション装置は、その好
ましい実施の形態において、ハードウェア記述言語（Ｈ
ＤＬ）で記述されたハードウェアの動作検証を行うため
のシミュレーション装置において、１クロック未満のタ
イミングシミュレーションまでを行うソフトウェア（情
報処理装置上で実行されるプログラム）による第一のシ
ミュレータと、１クロック未満のタイミングシミュレー
ションを省略しソフトウェアによる第二のシミュレータ
と、第一、第二のシミュレータ間の通信手段を備え、ハ
ードウェア記述言語で記述された論理回路のうち検査対
象回路部分を第一のシミュレータでシミュレーション
し、検証対象でない回路部分を高速な第二のシミュレー
タでシミュレーションする。すなわち、ハードウェア記
述言語で記述された論理回路の検査対象回路部分を第一
のシミュレータでシミュレーションし、検証対象でない
回路部分を第二のシミュレータでシミュレーションする
ことにより、検証に必要なシミュレーション精度を確保
し、かつ検証を高速におこなう環境を提供するものであ
る。
【００１１】より詳細には、第二のシミュレータである
高速シミュレーション手段（図１の２１）は、１クロッ
ク未満のタイミングシミュレーションを省略したシミュ
レーションを行い、第一のシミュレータであるシミュレ
ーション手段（図１の２３）では、１クロック未満のタ
イミングシミュレーションを精密に行う。
高速シミュレーション手段（図１の２１）は、１クロッ
ク未満のタイミングシミュレーションを省略したシミュ
レーションを行い、第一のシミュレータであるシミュレ
ーション手段（図１の２３）では、１クロック未満のタ
イミングシミュレーションを精密に行う。
【００１２】第一、第二のシミュレータ間の通信手段
（図１の２２）は高速シミュレーション手段（図１の２
１）とシミュレーション手段（図１の２３）の間での通
信手段を提供する。
（図１の２２）は高速シミュレーション手段（図１の２
１）とシミュレーション手段（図１の２３）の間での通
信手段を提供する。
【００１３】この高速シミュレーション手段（図１の２
１）と、シミュレーション手段（図１の２３）におい
て、それぞれシミュレーション対象であるハードウェア
記述の非検査対象部分（図３の２１１）、検査対象部分
（図３の２３１）をシミュレーションさせることで、検
査対象部分は精密なタイミングまでシミュレーションを
行い、非検査対象部分は検査対象部分の検査に必要な精
度かつ高速なシミュレーションを行わせ、これら２つを
シミュレータ間通信手段（図１の２２）で結合すること
で、全体のシミュレーションを高速化する。
１）と、シミュレーション手段（図１の２３）におい
て、それぞれシミュレーション対象であるハードウェア
記述の非検査対象部分（図３の２１１）、検査対象部分
（図３の２３１）をシミュレーションさせることで、検
査対象部分は精密なタイミングまでシミュレーションを
行い、非検査対象部分は検査対象部分の検査に必要な精
度かつ高速なシミュレーションを行わせ、これら２つを
シミュレータ間通信手段（図１の２２）で結合すること
で、全体のシミュレーションを高速化する。
【００１４】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１５】図１は、本発明の第一の実施例の構成を示
す図である。図１を参照すると、本実施例において、入
力手段１は、シミュレーション装置２に対して、あらか
じめ入力手段１の内部に保持してある検査データを入力
する。出力保存手段３は、シミュレーション装置２が出
力したデータを保存する。
す図である。図１を参照すると、本実施例において、入
力手段１は、シミュレーション装置２に対して、あらか
じめ入力手段１の内部に保持してある検査データを入力
する。出力保存手段３は、シミュレーション装置２が出
力したデータを保存する。
【００１６】シミュレーション装置２は、高速シミュレ
ーション手段２１と、シミュレータ間通信手段２２と、
シミュレーション手段２３とを備えている。
ーション手段２１と、シミュレータ間通信手段２２と、
シミュレーション手段２３とを備えている。
【００１７】高速シミュレーション手段２１は、１クロ
ック内で行われる処理のうちタイミングに関するシミュ
レーションを省略することで高速化を図ったミュレータ
であり、シミュレーション対象であるハードウェア記述
の中の、検査対象ではない部分について、シミュレーシ
ョンを行う。
ック内で行われる処理のうちタイミングに関するシミュ
レーションを省略することで高速化を図ったミュレータ
であり、シミュレーション対象であるハードウェア記述
の中の、検査対象ではない部分について、シミュレーシ
ョンを行う。
【００１８】一方、シミュレーション手段２３は、タイ
ミングのシミュレーションを精密に行うシミュレータで
あり、シミュレーション対象であるハードウェア記述の
中の、検査対象部分についてシミュレーションを行う。
ミングのシミュレーションを精密に行うシミュレータで
あり、シミュレーション対象であるハードウェア記述の
中の、検査対象部分についてシミュレーションを行う。
【００１９】シミュレータ間通信手段２２は、高速シミ
ュレーション手段２１と、シミュレーション手段２３と
の間の同期および信号の伝達処理を行う。より詳細に
は、シミュレータ間通信手段２２は、高速シミュレーシ
ョン手段２１内でシミュレーションを行っているシミュ
レーション対象ハードウェア記述の任意の部分と、シミ
ュレーション手段２３内でシミュレーションを行ってい
るシミュレーション対象ハードウェア記述の任意の部分
との間で信号データの伝達処理を行う。このため検査対
象の部分のみをシミュレーション手段２３でシミュレー
ションし、それ以外の部分を高速シミュレーション手段
２１でシミュレーションすることが可能となる。
ュレーション手段２１と、シミュレーション手段２３と
の間の同期および信号の伝達処理を行う。より詳細に
は、シミュレータ間通信手段２２は、高速シミュレーシ
ョン手段２１内でシミュレーションを行っているシミュ
レーション対象ハードウェア記述の任意の部分と、シミ
ュレーション手段２３内でシミュレーションを行ってい
るシミュレーション対象ハードウェア記述の任意の部分
との間で信号データの伝達処理を行う。このため検査対
象の部分のみをシミュレーション手段２３でシミュレー
ションし、それ以外の部分を高速シミュレーション手段
２１でシミュレーションすることが可能となる。
【００２０】図２は、本発明の第一の実施例の処理フロ
ーを示す流れ図である。また図３は、本発明の一実施例
のシミュレーション装置２の動作を説明するための図で
ある。次に、図１、図２及び図３を参照して本発明の第
一の実施例の動作について詳細に説明する。
ーを示す流れ図である。また図３は、本発明の一実施例
のシミュレーション装置２の動作を説明するための図で
ある。次に、図１、図２及び図３を参照して本発明の第
一の実施例の動作について詳細に説明する。
【００２１】ステップＡ１では、高速シミュレーション
手段２１は、入力手段１からの信号データおよびシミュ
レータ間通信手段２２からシミュレーション手段２３が
出力した信号データを入力する。また、シミュレーショ
ン手段２３は、入力手段１からの信号データおよびシミ
ュレータ間通信手段２２から高速シミュレーション手段
２１が出力した信号データを入力する。
手段２１は、入力手段１からの信号データおよびシミュ
レータ間通信手段２２からシミュレーション手段２３が
出力した信号データを入力する。また、シミュレーショ
ン手段２３は、入力手段１からの信号データおよびシミ
ュレータ間通信手段２２から高速シミュレーション手段
２１が出力した信号データを入力する。
【００２２】ステップＡ２では、高速シミュレーション
手段２１およびシミュレーション手段２３は、入力され
た信号データを使用して１クロック分のシミュレーショ
ン処理を行う。
手段２１およびシミュレーション手段２３は、入力され
た信号データを使用して１クロック分のシミュレーショ
ン処理を行う。
【００２３】ステップＡ３では、高速シミュレーション
手段２１は、１クロック分のシミュレーション後の信号
データを、出力保存手段３およびシミュレータ間通信手
段２２に対して出力する。また、シミュレーション手段
２３は、１クロック分のシミュレーション後の信号デー
タを、出力保存手段３およびシミュレータ間通信手段２
２に対して出力する。
手段２１は、１クロック分のシミュレーション後の信号
データを、出力保存手段３およびシミュレータ間通信手
段２２に対して出力する。また、シミュレーション手段
２３は、１クロック分のシミュレーション後の信号デー
タを、出力保存手段３およびシミュレータ間通信手段２
２に対して出力する。
【００２４】ステップＡ４では、シミュレータ間通信手
段２２は、図３に示すように、高速シミュレーション手
段２１及びシミュレーション手段２３から入力した信号
データを、それぞれシミュレーション手段２３、高速シ
ミュレーション手段２１に対して出力する。
段２２は、図３に示すように、高速シミュレーション手
段２１及びシミュレーション手段２３から入力した信号
データを、それぞれシミュレーション手段２３、高速シ
ミュレーション手段２１に対して出力する。
【００２５】ステップＡ５では、シミュレーション処理
の終了を判定し、終了していない場合には、再びステッ
プＡ１からの処理を繰り返す。
の終了を判定し、終了していない場合には、再びステッ
プＡ１からの処理を繰り返す。
【００２６】次に本発明の他の実施例について説明す
る。図４は、本発明の第二の実施例の構成を示す図であ
る。図４を参照すると、本発明の第二の実施例は、図１
に示した前記第一の実施例に、ブロックレベルシミュレ
ーション手段２４をさらに付加したものである。
る。図４は、本発明の第二の実施例の構成を示す図であ
る。図４を参照すると、本発明の第二の実施例は、図１
に示した前記第一の実施例に、ブロックレベルシミュレ
ーション手段２４をさらに付加したものである。
【００２７】高速シミュレーション手段２１が１クロッ
ク未満のタイミングシミュレーションを省略するのに対
し、ブロックレベルシミュレーション手段２４では、シ
ミュレーション対象ハードウェア記述を、機能ブロック
単位で、タイミングシミュレーションを省略して、シミ
ュレーションを行う。このため、１クロック毎にシミュ
レーション処理をする必要がなく、高速シミュレーショ
ン手段２１よりもさらに高速に動作する。
ク未満のタイミングシミュレーションを省略するのに対
し、ブロックレベルシミュレーション手段２４では、シ
ミュレーション対象ハードウェア記述を、機能ブロック
単位で、タイミングシミュレーションを省略して、シミ
ュレーションを行う。このため、１クロック毎にシミュ
レーション処理をする必要がなく、高速シミュレーショ
ン手段２１よりもさらに高速に動作する。
【００２８】このように、本発明の第二の実施例におい
ては、ブロックレベルシミュレーション手段２４を追加
することで、シミュレーション対象ハードウェア記述
の、非検査対象部分のうち機能ブロックに分割可能な部
分については、ブロックレベルシミュレーション手段２
４でシミュレーションすることによって、全体のシミュ
レーション速度をさらに向上させることが可能となる。
ては、ブロックレベルシミュレーション手段２４を追加
することで、シミュレーション対象ハードウェア記述
の、非検査対象部分のうち機能ブロックに分割可能な部
分については、ブロックレベルシミュレーション手段２
４でシミュレーションすることによって、全体のシミュ
レーション速度をさらに向上させることが可能となる。
【００２９】図５は、本発明の第二の実施例の処理フロ
ーを示す流れ図である。図５を参照すると、図２に示し
た前記第一の実施例の流れ図と比べて、ステップＢ１、
Ｂ２、Ｂ３において、ブロックレベルシミュレーション
手段２４の処理が追加されている。以下では、ブロック
レベルシミュレーション手段２４の処理について説明す
る。
ーを示す流れ図である。図５を参照すると、図２に示し
た前記第一の実施例の流れ図と比べて、ステップＢ１、
Ｂ２、Ｂ３において、ブロックレベルシミュレーション
手段２４の処理が追加されている。以下では、ブロック
レベルシミュレーション手段２４の処理について説明す
る。
【００３０】ステップＢ１では、ブロックシミュレーシ
ョン手段２４は、入力手段１からの信号データおよび、
シミュレータ間通信手段２２から高速シミュレーション
手段２１またはシミュレーション手段２３が出力した信
号データを入力する。
ョン手段２４は、入力手段１からの信号データおよび、
シミュレータ間通信手段２２から高速シミュレーション
手段２１またはシミュレーション手段２３が出力した信
号データを入力する。
【００３１】ステップＢ２では、ブロックレベルシミュ
レーション手段２４は、入力された信号データを使用し
て１クロック分のシミュレーション処理を行う。ただ
し、ブロックレベルシミュレーション手段２４は１クロ
ック毎にシミュレーションを行う必要はないので、シミ
ュレーションが必要ではない場合は、何も処理を行わな
い。
レーション手段２４は、入力された信号データを使用し
て１クロック分のシミュレーション処理を行う。ただ
し、ブロックレベルシミュレーション手段２４は１クロ
ック毎にシミュレーションを行う必要はないので、シミ
ュレーションが必要ではない場合は、何も処理を行わな
い。
【００３２】ステップＢ３では、ブロックレベルシミュ
レーション手段２４は、１クロック分のシミュレーショ
ン後の信号データの出力を、出力保存手段３およびシミ
ュレータ間通信手段２２に対して行う。
レーション手段２４は、１クロック分のシミュレーショ
ン後の信号データの出力を、出力保存手段３およびシミ
ュレータ間通信手段２２に対して行う。
【００３３】ステップＢ４では、ブロックレベルシミュ
レーション手段２４、高速シミュレーション手段２１、
シミュレーション手段２３の三者間での信号データの伝
達処理を行う。
レーション手段２４、高速シミュレーション手段２１、
シミュレーション手段２３の三者間での信号データの伝
達処理を行う。
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００３４】本発明の第一の効果は、高速なシミュレー
タと、低速で詳細なシミュレータを結合することで、シ
ミュレーション速度を向上する、ということである。
タと、低速で詳細なシミュレータを結合することで、シ
ミュレーション速度を向上する、ということである。
【００３５】その理由は、シミュレーション対象である
ハードウェア記述言語のうち、検査対象部分だけを、タ
イミングシミュレーションを精密に行うシミュレータで
シミュレーションし、それ以外の部分を高速なシミュレ
ータでシミュレーションするためである。
ハードウェア記述言語のうち、検査対象部分だけを、タ
イミングシミュレーションを精密に行うシミュレータで
シミュレーションし、それ以外の部分を高速なシミュレ
ータでシミュレーションするためである。
【００３６】本発明の第二の効果として、ミュレーショ
ン対象ハードウェア記述の、非検査対象部分のうち機能
ブロックに分割可能な部分については、ブロックレベル
シミュレーション手段でシミュレーションすることによ
って、全体のシミュレーション速度をさらに向上させる
ことを可能とする、ということである。
ン対象ハードウェア記述の、非検査対象部分のうち機能
ブロックに分割可能な部分については、ブロックレベル
シミュレーション手段でシミュレーションすることによ
って、全体のシミュレーション速度をさらに向上させる
ことを可能とする、ということである。
【図１】本発明の第一の実施例の構成を示す図である。
【図２】本発明の第一の実施例の処理フローを示す流れ
図である。
図である。
【図３】本発明の第一の実施例の動作を説明するための
図である。
図である。
【図４】本発明の第二の実施例の構成を示す図である。
【図５】本発明の第二の実施例の処理フローを示す流れ
図である。
図である。
１ 入力手段 ２ シミュレーション装置 ２１ 高速シミュレーション手段 ２２ シミュレータ間通信手段 ２３ シミュレーション手段 ２１１ ハードウェア記述言語非検査対象部分 ２３１ ハードウェア記述言語検査対象部分 ２４ ブロックレベルシミュレーション手段 ３ 出力保存手段
Claims (7)
- 【請求項１】ハードウェア記述言語で記述された論理回
路の動作検証を行うためのシミュレーション装置におい
て、 １クロック未満のタイミングシミュレーションまでを行
う第一のシミュレーション手段と、 １クロック未満のタイミングシミュレーションを省略し
てシミュレーションを行う第二のシミュレーション手段
と、 を含み、 前記ハードウェア記述言語で記述された前記論理回路の
検査対象回路部分を前記第一のシミュレーション手段で
シミュレーションし、前記論理回路のうち検証対象でな
い回路部分を前記第二のシミュレーション手段でシミュ
レーションする、ことを特徴とするシミュレーション装
置。 - 【請求項２】ハードウェア記述言語で記述された論理回
路の動作検証を行うためのシミュレーション装置におい
て、 １クロック未満のタイミングシミュレーションまでを行
う第一のシミュレーション手段と、 １クロック未満のタイミングシミュレーションを省略し
てシミュレーションを行う第二のシミュレーション手段
と、を含み、 前記ハードウェア記述言語で記述された前記論理回路の
検査対象回路部分を前記第一のシミュレーション手段で
シミュレーションし、前記論理回路のうち検証対象でな
い回路部分を前記第二のシミュレーション手段でシミュ
レーションし、 さらに、 前記第一のシミュレーション手段でシミュレーションを
行っている回路部分と、前記第二のシミュレーション手
段でシミュレーションを行っている回路部分との間で相
互に信号及びデータの伝達及び同期処理を行う通信手段
を備えたことを特徴とするシミュレーション装置。 - 【請求項３】ハードウェア記述言語で記述された論理回
路の動作検証を行うためのシミュレーション装置におい
て、 前記ハードウェア記述言語で記述された前記論理回路の
検査対象回路部分を１クロック未満のタイミングシミュ
レーションまでを行う第一のシミュレーション手段と、 前記論理回路のうち検証対象でない回路部分を１クロッ
ク未満のタイミングシミュレーションを省略してシミュ
レーションを行う第二のシミュレーション手段と、 機能ブロック単位で１クック毎のシミュレーションを省
略し、ブロックレベルでのシミュレーションを行う第三
のシミュレーション手段と、 前記第一のシミュレーション手段、前記第二のシミュレ
ーション手段、及び、前記第三のシミュレーション手段
でシミュレーションを行っている回路部分との間で信号
及びデータの伝達及び同期処理を行うための通信手段を
備えたことを特徴とするシミュレーション装置。 - 【請求項４】ハードウェア記述言語で記述された論理回
路の動作検証を行うためのシミュレーション方法におい
て、 前記ハードウェア記述言語で記述された前記論理回路の
検査対象回路部分については、１クロック未満のタイミ
ングシミュレーションまでを行う第一のシミュレータで
シミュレーションし、 前記論理回路の検査対象でない回路部分については、１
クロック未満のタイミングシミュレーションを省略して
シミュレーション行う第二のシミュレータでシミュレー
ションし、 前記第一のシミュレータでシミュレーションを行ってい
る回路部分と、前記第二のシミュレータでシミュレーシ
ョンを行っている回路部分との間で信号及びデータを相
互に伝達する、ことを特徴とするシミュレーション方
法。 - 【請求項５】ハードウェア記述言語で記述された論理回
路の動作検証を行うためのシミュレーション方法におい
て、 前記ハードウェア記述言語で記述された前記論理回路の
検査対象回路部分については、１クロック未満のタイミ
ングシミュレーションまでを行う第一のシミュレータで
シミュレーションし、 前記論理回路の検査対象でない回路部分については、１
クロック未満のタイミングシミュレーションを省略して
シミュレーション行う第二のシミュレータでシミュレー
ションし、 さらに、１クロック毎のタイミング検証を必要としない
機能ブロックについては機能ブロック単位で１クック毎
のシミュレーションを省略し、ブロックレベルでのシミ
ュレーションを行う第三のシミュレータでシミュレーシ
ョンし、 前記第一乃至第三のシミュレータ間で信号及びデータを
相互に伝達する、ことを特徴とするシミュレーション方
法。 - 【請求項６】（ａ）ハードウェア記述言語で記述された
論理回路の検査対象回路部分について１クロック未満の
タイミングシミュレーションまでを行う第一のシミュレ
ーション手段、 （ｂ）前記論理回路のうち検証対象でない回路部分につ
いて１クロック未満のタイミングシミュレーションを省
略してシミュレーションを行う第二のシミュレーション
手段、及び、 （ｃ）前記第一のシミュレーション手段でシミュレーシ
ョンを行っている回路部分と、前記第二のシミュレーシ
ョン手段でシミュレーションを行っている回路部分との
間で相互に信号及びデータの伝達及び同期処理を行う通
信手段、 の上記（ａ）〜（ｃ）の各手段をシミュレーション装置
を構成する情報処理装置で機能させるためのプログラム
を記録した記録媒体。 - 【請求項７】（ａ）ハードウェア記述言語で記述された
論理回路の検査対象回路部分について１クロック未満の
タイミングシミュレーションまでを行う第一のシミュレ
ーション手段、 （ｂ）前記論理回路のうち検証対象でない回路部分につ
いて１クロック未満のタイミングシミュレーションを省
略してシミュレーションを行う第二のシミュレーション
手段、 （ｃ）機能ブロック単位で１クック毎のシミュレーショ
ンを省略し、ブロックレベルでのシミュレーションを行
う第三のシミュレーション手段、及び、 （ｄ）前記第一のシミュレーション手段、前記第二のシ
ミュレーション手段、及び前記第三のシミュレーション
手段でシミュレーションを行っている回路部分との間で
信号及びデータの伝達及び同期処理を行うための通信手
段、 の上記（ａ）〜（ｄ）の各手段をシミュレーション装置
を構成する情報処理装置で機能させるためのプログラム
を記録した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10026525A JP2923893B1 (ja) | 1998-01-23 | 1998-01-23 | ハードウェア論理シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10026525A JP2923893B1 (ja) | 1998-01-23 | 1998-01-23 | ハードウェア論理シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2923893B1 true JP2923893B1 (ja) | 1999-07-26 |
| JPH11213030A JPH11213030A (ja) | 1999-08-06 |
Family
ID=12195906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10026525A Expired - Fee Related JP2923893B1 (ja) | 1998-01-23 | 1998-01-23 | ハードウェア論理シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2923893B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368546B1 (ko) * | 2000-01-18 | 2003-01-24 | 한국 Mds (주) | 실제 프로세서를 이용한 낙관적 실행에 의한하드웨어-소프트웨어 통합 검증방법 |
-
1998
- 1998-01-23 JP JP10026525A patent/JP2923893B1/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11213030A (ja) | 1999-08-06 |
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