JPH0524546B2 - - Google Patents
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- JPH0524546B2 JPH0524546B2 JP58144776A JP14477683A JPH0524546B2 JP H0524546 B2 JPH0524546 B2 JP H0524546B2 JP 58144776 A JP58144776 A JP 58144776A JP 14477683 A JP14477683 A JP 14477683A JP H0524546 B2 JPH0524546 B2 JP H0524546B2
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- Japan
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- simulation
- logic
- signal
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- 238000004088 simulation Methods 0.000 claims description 43
- 230000015654 memory Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、論理装置のシミユレータに関する。
論理装置の開発において説明・製造上の誤りを
発見するために実際の装置を動かす前から論理シ
ミユレータを用いて、論理の検査をすることが一
般的となつている。ソフトウエアによるシミユレ
ーシヨンでは処理速度が遅く、装置の規模が大き
くなると、時間がかかりすぎるため近年ハードウ
エアにより処理速度の向上と処理容量の拡大をは
かることが行なわれつつある。この様なハードウ
エアによるシミユレータは高速化するために複数
のプロセツサを並列に用いて性能を向上している
ものが多い。しかし、複数のプロセツサが並列し
て論理シミユレーシヨンを行なう場合、プロセツ
サ間で同期をとつて処理を行なうのがむづかしい
ので次の２つの方式によつて従来行なわれてい
た。
発見するために実際の装置を動かす前から論理シ
ミユレータを用いて、論理の検査をすることが一
般的となつている。ソフトウエアによるシミユレ
ーシヨンでは処理速度が遅く、装置の規模が大き
くなると、時間がかかりすぎるため近年ハードウ
エアにより処理速度の向上と処理容量の拡大をは
かることが行なわれつつある。この様なハードウ
エアによるシミユレータは高速化するために複数
のプロセツサを並列に用いて性能を向上している
ものが多い。しかし、複数のプロセツサが並列し
て論理シミユレーシヨンを行なう場合、プロセツ
サ間で同期をとつて処理を行なうのがむづかしい
ので次の２つの方式によつて従来行なわれてい
た。
各プロセツサはそれぞれバラバラに論理変化
（イベント）があつたものをシミユレーシヨン
する。
（イベント）があつたものをシミユレーシヨン
する。
全プロセツサが完全に同期して論理シミユレ
ーシヨンを行なう。
ーシヨンを行なう。
しかし上述第のやり方は、論理変化のある度
にシミユレーシヨンを行なうのでバラバラにイベ
ントが致着すると同一のICを何回もシミユレー
シヨンすることになる。又のやり方では、イベ
ントの有無にかかわらずシミユレーシヨンを行な
うので無駄なシミユレーシヨンが多いといつた問
題点があつた。論理シミユレーシヨンを効率化す
るために第の方式として各シミユレーシヨン単
位を配線順に並べて論理の浅い方から順にシミユ
レーシヨンをして行く方式がある。この方式で
は、１つのシミユレーシヨン単位の論理値が変化
した場合その変化は、論理の深い方にしか変化の
イベントが伝わらないので配線順にシミユレーシ
ヨンして行けば各シミユレーシヨン単位は全ての
イベントが致着してからシミユレーシヨンするこ
とができるので１回のシミユレーシヨンですむの
で有効な方式である。
にシミユレーシヨンを行なうのでバラバラにイベ
ントが致着すると同一のICを何回もシミユレー
シヨンすることになる。又のやり方では、イベ
ントの有無にかかわらずシミユレーシヨンを行な
うので無駄なシミユレーシヨンが多いといつた問
題点があつた。論理シミユレーシヨンを効率化す
るために第の方式として各シミユレーシヨン単
位を配線順に並べて論理の浅い方から順にシミユ
レーシヨンをして行く方式がある。この方式で
は、１つのシミユレーシヨン単位の論理値が変化
した場合その変化は、論理の深い方にしか変化の
イベントが伝わらないので配線順にシミユレーシ
ヨンして行けば各シミユレーシヨン単位は全ての
イベントが致着してからシミユレーシヨンするこ
とができるので１回のシミユレーシヨンですむの
で有効な方式である。
しかし、この第の方式でも次の２点に従来問
題があつた。
題があつた。
○イ 複数のプロセツサで配線順に同期してシミユ
レーシヨンできない。
レーシヨンできない。
○ロ 論理の深い方から逆に浅い方へのイベント伝
播（フイードバツク）があると、シミユレーシ
ヨンできない。
播（フイードバツク）があると、シミユレーシ
ヨンできない。
本発明の目的はこの様は従来の欠点を除去せし
め装置の論理シミユレーシヨンを高速に行なう論
理シミユレータを提供することにある。
め装置の論理シミユレーシヨンを高速に行なう論
理シミユレータを提供することにある。
本発明の論理シミユレータによれば、複数のプ
ロセツサが並列に論理シミユレーシヨンを実行す
るシステムにおいて、それぞれのプロセツサにシ
ミユレーシヨン単位を論理の深さの順番に実行す
るためのカウンタと、カウンタの値に従つてアク
セスされ、それぞれのシミユレーシヨン単位に対
応して第１並びに第２のフラグを記憶するフラグ
メモリとフラグメモリに第２のフラグが記憶され
ていた時にカウンタの値を記憶するアドレスレジ
スタと、フラグメモリに第１のフラグが記憶され
ていた時にカウンタを進める動作を中断しレベル
終了信号を出力し、レベル開始信号を入力すると
再びカウンタを進め順番にシミユレーシヨンを実
行し、もしパツチ信号を入力するとカウンタにア
ドレスレジスタの値をロードし又初期化信号を入
力すると前記カウンタの値を初期値にもどす動作
をする制御回路とを有し、複数のプロセツサが論
理の深さのレベルごとに同期してシミユレーシヨ
ンを行ない、パツチ信号を用いて所定のロケーシ
ヨンまでもどる、さらに初期化信号によつて初期
値にもどつてシミユレーシヨンをくりかえし、第
１のフラグを用いて全プロセツサが同一の論理の
深さのレベルごとに同期てシミユレーシヨンする
ことができる、又論理の深い方から浅い方へ、イ
ベント伝播がある場合でも、第２のフラグを用い
てアドレスレジスタにイベント伝播先を記憶し、
パツチ信号により当該するシミユレーシヨン単位
までもどつてシミユレーシヨンすることができる
ので、複数のプロセツサが同期して配線の深さに
応じてシミユレーシヨンが行なわれる。フイード
バツクが存在する場合でも、フイードバツク先ま
でもどつてシミユレーシヨンが行なわれる。さら
に、１回のシミユレーシヨンが終了すると初期化
信号によつて最初からシミユレーシヨンをくりか
えすことができるのでクロツクごとに効率の良い
論理シミユレーシヨンが行なえることを特徴とす
る。
ロセツサが並列に論理シミユレーシヨンを実行す
るシステムにおいて、それぞれのプロセツサにシ
ミユレーシヨン単位を論理の深さの順番に実行す
るためのカウンタと、カウンタの値に従つてアク
セスされ、それぞれのシミユレーシヨン単位に対
応して第１並びに第２のフラグを記憶するフラグ
メモリとフラグメモリに第２のフラグが記憶され
ていた時にカウンタの値を記憶するアドレスレジ
スタと、フラグメモリに第１のフラグが記憶され
ていた時にカウンタを進める動作を中断しレベル
終了信号を出力し、レベル開始信号を入力すると
再びカウンタを進め順番にシミユレーシヨンを実
行し、もしパツチ信号を入力するとカウンタにア
ドレスレジスタの値をロードし又初期化信号を入
力すると前記カウンタの値を初期値にもどす動作
をする制御回路とを有し、複数のプロセツサが論
理の深さのレベルごとに同期してシミユレーシヨ
ンを行ない、パツチ信号を用いて所定のロケーシ
ヨンまでもどる、さらに初期化信号によつて初期
値にもどつてシミユレーシヨンをくりかえし、第
１のフラグを用いて全プロセツサが同一の論理の
深さのレベルごとに同期てシミユレーシヨンする
ことができる、又論理の深い方から浅い方へ、イ
ベント伝播がある場合でも、第２のフラグを用い
てアドレスレジスタにイベント伝播先を記憶し、
パツチ信号により当該するシミユレーシヨン単位
までもどつてシミユレーシヨンすることができる
ので、複数のプロセツサが同期して配線の深さに
応じてシミユレーシヨンが行なわれる。フイード
バツクが存在する場合でも、フイードバツク先ま
でもどつてシミユレーシヨンが行なわれる。さら
に、１回のシミユレーシヨンが終了すると初期化
信号によつて最初からシミユレーシヨンをくりか
えすことができるのでクロツクごとに効率の良い
論理シミユレーシヨンが行なえることを特徴とす
る。
次に本発明の一実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例を示す論理シミユレ
ータの複数のプロセツサの内１つのプロセツサＰ
についてのブロツク図である。１はカウンタ、２
はフラグメモリ、３はアドレスレジスタ、４は制
御回路である。カウンタ１の出力１００によつて
フラグメモリ２をアクセスし、１０１，１０２は
それぞれ第１、第２のフラグ出力である。アドレ
スレジスタ３は第２フラグ出力１０２があるとそ
の時の、カウンタ１の出力１００を記憶し記憶ア
ドレス１０３を出力する。
ータの複数のプロセツサの内１つのプロセツサＰ
についてのブロツク図である。１はカウンタ、２
はフラグメモリ、３はアドレスレジスタ、４は制
御回路である。カウンタ１の出力１００によつて
フラグメモリ２をアクセスし、１０１，１０２は
それぞれ第１、第２のフラグ出力である。アドレ
スレジスタ３は第２フラグ出力１０２があるとそ
の時の、カウンタ１の出力１００を記憶し記憶ア
ドレス１０３を出力する。
制御回路４はレベル開始信号１０７を入力する
とカウントアツプ信号１０６を順次出しシミユレ
ーシヨンを順番に行なう、もしフラグメモリ２よ
り第１のフラグ出力１０１を入力するとレベル終
了信号１１０を出しカウントアツプ信号１０６を
中断する。
とカウントアツプ信号１０６を順次出しシミユレ
ーシヨンを順番に行なう、もしフラグメモリ２よ
り第１のフラグ出力１０１を入力するとレベル終
了信号１１０を出しカウントアツプ信号１０６を
中断する。
なお、ここで行うシミユレーシヨンは、例えば
小池、大森、近藤、佐々木、；「論理シミユレーシ
ヨンマシン」、1982年10月12日、電子通信学会、
技術研究報告、EC82−42に記載されているよう
な技術を用いてシミユレーシヨンを実行すること
ができる。
小池、大森、近藤、佐々木、；「論理シミユレーシ
ヨンマシン」、1982年10月12日、電子通信学会、
技術研究報告、EC82−42に記載されているよう
な技術を用いてシミユレーシヨンを実行すること
ができる。
制御回路４は又パツチ信号１０９を入力すると
ロード信号１０５をカウンタ１に出し記憶アドレ
ス１０３の値をロードする、初期化信号１０８を
入力するとカウンタ１にクリア信号１０４を出し
カウンタ１をクリアする。
ロード信号１０５をカウンタ１に出し記憶アドレ
ス１０３の値をロードする、初期化信号１０８を
入力するとカウンタ１にクリア信号１０４を出し
カウンタ１をクリアする。
第２図は本発明の論理シミユレータを用いた一
つのシミユレーシヨン対象回路例である。Ａ１，
Ａ２…Ａ５，Ｂ１，Ｂ２…Ｂ５は１つの論理ゲー
トを示しており、これを２台のプロセツサＰ１，
Ｐ２で分担してシミユレーシヨンする場合を考え
る。２０１で示す配線がフイードバツクを示して
いる。例として、ゲート、Ａ１，Ａ２…Ａ５をプ
ロセツサＰ１か又、Ｂ１，Ｂ２…Ｂ５をプロセツ
サＰ２が分担するとする。
つのシミユレーシヨン対象回路例である。Ａ１，
Ａ２…Ａ５，Ｂ１，Ｂ２…Ｂ５は１つの論理ゲー
トを示しており、これを２台のプロセツサＰ１，
Ｐ２で分担してシミユレーシヨンする場合を考え
る。２０１で示す配線がフイードバツクを示して
いる。例として、ゲート、Ａ１，Ａ２…Ａ５をプ
ロセツサＰ１か又、Ｂ１，Ｂ２…Ｂ５をプロセツ
サＰ２が分担するとする。
第３図は、第２図の回路例をゲートの論理の深
さに応じた順番を示した概念図である。図中、右
側方向へ論理の深さ（レベル）を示している。第
２図に示す回路は４つのレベルにわかれており第
３図の＊印で示すゲートＡ３とＢ２はフイードバ
ツクループを持つことを示している。
さに応じた順番を示した概念図である。図中、右
側方向へ論理の深さ（レベル）を示している。第
２図に示す回路は４つのレベルにわかれており第
３図の＊印で示すゲートＡ３とＢ２はフイードバ
ツクループを持つことを示している。
第４図は２台のプロセツサＰ１，Ｐ２のそれぞ
れのフラグメモリ２Ａ，２Ｂのフラグの例を示し
ている。図中フラグメモリ２Ａの左側に示すＡ１
〜Ａ５、およびフラグメモリ２Ｂの左側に示すＢ
１〜Ｂ５はそれそれ第１図に示すカウンタ１の出
力信号１００に相当するものである。またフラグ
メモリ２ＡにはゲートＡ２に、フラグメモリ２Ｂ
にはゲートＢ２に第２のフラグが立つており、パ
ツチ信号が来たときのもどり番地を示している。
（これが第２のフラグによりアドレスレジスタ３
へ登録される。）したがつてシミユレーシヨンの
実行はプロセツサＰ１ではＡ１→Ａ２→Ａ３と実
行していく。このＡ３が完了したときＡ３出力に
フイードバツクがあるためパツチ信号がセンター
マイン（図示せず）から発せられることになる。
しかし、このＡ３と同レベルにＡ４が残つている
ためこのＡ３完了の時点ではパツチ信号は発せず
→Ａ３→Ａ４と実行し同レベルのものがなくなつ
た時点でパツチ信号１０９を発生するようにす
る。これによりアドレスはＡ２へもどることにな
る。但し、このパツチ信号のアドレス上での発生
位置とその回数は予じめセンターマシン上に登録
しておくものとする。同様にプロセツサＰ２も実
行され、プロセツサＰ１がＡ１を、Ｐ２がＢ１
を、次にＰ１がＡ２、Ｐ２がＢ２を……のように
各プロセツサが同期に実行する。実施例の場合Ｐ
１はＡ１→Ａ２→Ａ３→Ａ４→Ａ２→Ａ３→Ａ４
→Ａ２…Ａ４→Ａ５→Ａ１と実行し、同様にＰ２
はＢ１→Ｂ２→Ｂ３→Ｂ４→Ｂ２→Ｂ３→Ｂ４→
Ｂ２…→Ｂ３→Ｂ４→Ｂ５→Ｂ１の順に所定のパ
ツチ信号の数だけくりかえされた後初期化信号１
０８により最初のシミユレーシヨン位置にもど
る。なお、プロセツサ間の同期は各プロセツサか
ら出力されるレベル終了信号１１０を論理積をと
り、その出力を各プロセツサのレベル開始信号１
０７へ与えることにより可能となります。このよ
うに本発明による論理シミユレータによれば効率
が良く、しかもフイードバツクを含む回路までシ
ミユレーシヨンできるという効果が生じる。
れのフラグメモリ２Ａ，２Ｂのフラグの例を示し
ている。図中フラグメモリ２Ａの左側に示すＡ１
〜Ａ５、およびフラグメモリ２Ｂの左側に示すＢ
１〜Ｂ５はそれそれ第１図に示すカウンタ１の出
力信号１００に相当するものである。またフラグ
メモリ２ＡにはゲートＡ２に、フラグメモリ２Ｂ
にはゲートＢ２に第２のフラグが立つており、パ
ツチ信号が来たときのもどり番地を示している。
（これが第２のフラグによりアドレスレジスタ３
へ登録される。）したがつてシミユレーシヨンの
実行はプロセツサＰ１ではＡ１→Ａ２→Ａ３と実
行していく。このＡ３が完了したときＡ３出力に
フイードバツクがあるためパツチ信号がセンター
マイン（図示せず）から発せられることになる。
しかし、このＡ３と同レベルにＡ４が残つている
ためこのＡ３完了の時点ではパツチ信号は発せず
→Ａ３→Ａ４と実行し同レベルのものがなくなつ
た時点でパツチ信号１０９を発生するようにす
る。これによりアドレスはＡ２へもどることにな
る。但し、このパツチ信号のアドレス上での発生
位置とその回数は予じめセンターマシン上に登録
しておくものとする。同様にプロセツサＰ２も実
行され、プロセツサＰ１がＡ１を、Ｐ２がＢ１
を、次にＰ１がＡ２、Ｐ２がＢ２を……のように
各プロセツサが同期に実行する。実施例の場合Ｐ
１はＡ１→Ａ２→Ａ３→Ａ４→Ａ２→Ａ３→Ａ４
→Ａ２…Ａ４→Ａ５→Ａ１と実行し、同様にＰ２
はＢ１→Ｂ２→Ｂ３→Ｂ４→Ｂ２→Ｂ３→Ｂ４→
Ｂ２…→Ｂ３→Ｂ４→Ｂ５→Ｂ１の順に所定のパ
ツチ信号の数だけくりかえされた後初期化信号１
０８により最初のシミユレーシヨン位置にもど
る。なお、プロセツサ間の同期は各プロセツサか
ら出力されるレベル終了信号１１０を論理積をと
り、その出力を各プロセツサのレベル開始信号１
０７へ与えることにより可能となります。このよ
うに本発明による論理シミユレータによれば効率
が良く、しかもフイードバツクを含む回路までシ
ミユレーシヨンできるという効果が生じる。
第１図は本発明の一実施例を示す論理シミユレ
ータの複数のプロセツサの内の１つのブロツク
図、第２図は本発明の論理シミユレータを用いた
一つのシミユレーシヨン対象回路例を示す図、第
３図は第２図の回路例をゲート配線の深さに応じ
た順番を示す概念図、第４図はフラグメモリの例
をそれぞれ示している図である。 １……カウンタ、２，２Ａ，２Ｂ……フラグメ
モリ、３……アドレスレジスタ、４……制御回
路、Ａ１，Ａ２，…AS，Ｂ１，Ｂ２…Ｂ５……
ゲート、Ｐ，Ｐ１，Ｐ２……プロセツサ。
ータの複数のプロセツサの内の１つのブロツク
図、第２図は本発明の論理シミユレータを用いた
一つのシミユレーシヨン対象回路例を示す図、第
３図は第２図の回路例をゲート配線の深さに応じ
た順番を示す概念図、第４図はフラグメモリの例
をそれぞれ示している図である。 １……カウンタ、２，２Ａ，２Ｂ……フラグメ
モリ、３……アドレスレジスタ、４……制御回
路、Ａ１，Ａ２，…AS，Ｂ１，Ｂ２…Ｂ５……
ゲート、Ｐ，Ｐ１，Ｐ２……プロセツサ。
Claims (1)
- １ 複数のプロセツサが並列に論理シミユレーシ
ヨンを実行するシステムにおいて、それぞれのプ
ロセツサにシミユレーシヨン単位を論理の深さの
レベルの順番に実行するためのカウンタと、前記
カウンタの値に従つてアクセスされ前記それぞれ
のシミユレーシヨン単位に対応して第１並びに第
２のフラグを記憶するフラグメモリと、前記フラ
グメモリに前記第２のフラグが記憶されていた時
に前記カウンタの値を記憶するアドレスレジスタ
と、前記フラグメモリに前記第１のフラグが記憶
されていた時に前記カウンタを進める動作を中断
しレベル終了信号を出力し、レベル開始信号を入
力すると再び前記カウンタを進め順番にシミユレ
ーシヨンを実行し、パツチ信号を入力すると前記
カウンタに前記アドレスレジスタの値をロード
し、又初期化信号を入力すると前記カウンタの値
を初期値にもどす動作をする制御回路とを有し、
複数のプロセツサが論理の深さのレベルごとに同
期してシミユレーシヨンを行い、パツチ信号を用
いて所定のロケーシヨンまでもどる、さらに初期
化信号によつて初期値にもどつてシミユレーシヨ
ンをくりかえすことを特徴とする論理シミユレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144776A JPS6037063A (ja) | 1983-08-08 | 1983-08-08 | 論理シミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144776A JPS6037063A (ja) | 1983-08-08 | 1983-08-08 | 論理シミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037063A JPS6037063A (ja) | 1985-02-26 |
| JPH0524546B2 true JPH0524546B2 (ja) | 1993-04-08 |
Family
ID=15370162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144776A Granted JPS6037063A (ja) | 1983-08-08 | 1983-08-08 | 論理シミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037063A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086046A (ja) * | 1983-10-19 | 1985-05-15 | Sumitomo Electric Ind Ltd | 光フアイバ−用ガラス母材の製造法 |
-
1983
- 1983-08-08 JP JP58144776A patent/JPS6037063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037063A (ja) | 1985-02-26 |
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