JPH03250371A - 論理シミュレーション方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 論理回路の動作に係るシミュレーションの方式に関し、 論理回路内の遅延時間を少ない誤差で容易に割り付けを
行なう手段の提供を目的とし、少なくとも１つの内部論
理マクロを包含する論理回路において、内部論理マクロ
の入力ピンに前段のドライバゲートからの配線遅延と該
入力ピンから該内部論理マクロの出力ピンまでの遅延と
を割り付ける手段と、論理回路の出力ピンに前段のドラ
イバゲートからの配線遅延を割り付ける手段とを具備す
ることにより構成する。

［産業上の利用分野コ 本発明は論理回路のソフトウェアによるシミュレーショ
ンの方式に関し、特に、論理マクロ内の配線による遅延
時間と内部論理マクロ内の（主としてゲートによる）遅
延時間とを考慮した誤差が少なく、遅延時間の割り付け
が容易なシミュレーションの方式に係る。

「従来の技術］ 近年、論理回路の速度はますます向上し、論理回路のシ
ミュレーションに際しては、論理の複雑さに加えて論理
信号のタイミングが問題になってきている。このような
論理の検証には論理シミュレータが用いられ効果をあげ
ているが。

一般に大規模回路に適用されるシミュレータでは単位遅
延とよばれるシミュレーション方式が用いられているた
め、タイミング検証は他の手段によらねばならなかった
。

タイミングの検証には回路内の遅延時間が問題となるが
、従来の遅延計算ではワーストケースの遅延時間を計算
することはできるものの、それがシステム動作で起こり
得ないケースであったとしてもそれをプログラム側で自
動的に判定することが困難であった。このため、効率的
に論理検証とタイミング検証を行なうためには遅延時間
を考慮したダイナミックシミュレーションが必要になる
。

［発明が解決しようとする課題］ 論理回路について論理検証とタイミング検証を行なうた
給の、従来の、ダイナミックシミュレーションでは、配
線遅延とゲート遅延を分離して割り付けることが困難で
あった。すなわち、従来から配線遅延をゲート遅延に加
算してゲートに割り付ける方法や、配線遅延とゲート遅
延を分離して配線遅延を割り付けるた約のダミーゲート
を発生する方法などが考えられていたが、前者の方法で
はドツト回路などで遅延値の異なる場合に誤差を生ずる
と言う問題があり、後者の方法ではダミーゲートが発生
される分だけシミュレーションゲート数が増加する等の
問題があった。さらに、ＬＳＩ等の設計で用いられる論
理マクロ内に多段ゲートが含まれる場合にはゲートごと
の遅延分配が必要であり、誤差が生じやすかった。

本発明は、このような従来の問題点に鑑み、配線遅延と
ゲート遅延を分離することにより、誤差が少なく、遅延
時間の割り付けが容易なシミュレータを提供することを
目的としている。

［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は、少なくとも１つの内部論理マクロ
を包含する論理回路の回路動作についてシミュレーショ
ンを行なう方式であって、内部論理マクロの人力ピンに
前段のドライバゲートからの配線遅延と該人力ピンから
該内部論理マクロの出力ピンまでの遅延とを割り付ける
手段と、論理回路の出力ピンに前段のドライバゲートか
らの配線遅延を割り付ける手段とを具備する論理シミュ
レーション方式である。

［作　用］ 第１図は本発明の詳細な説明する図である。

同図において、１は論理回路全体であり、論理回路１は
２〜４に示す入力ピンと７および８の出力ピンを有する
。５と６は論理回路１を構成する内部論理マクロを表わ
している。内部論理マクロ５にはゲートａと入力ピンｂ
、ｃ、出力ピンｄがある。また、内部論理マクロ６には
ゲートａ、ｂと入力ピンｃ、ｄ、ｅ、内部ネットｆ、出
力ピンｇ、ｈがある。

本発明では遅延値は内部論理マクロの入力ピンと、回路
全体の出力ピンに割り付けられる。

第１図の例では、内部論理マクロ５の入力ピンｂおよび
こと内部論理マクロ６の人力ピンＣ１ｄおよびｅと出力
ピン７および８に割り付けられることになる。内部論理
マクロの入力ピンには前段のドライバゲートからの配線
遅延と、その入力ピンから同マクロの出力ピンまでの遅
延を割り付ける。

また、出力ピンにはドライバゲートからの遅延のみを割
り付ける。例えば、内部論理マクロ６の入力ピンｄには
入力ピン３からの配線遅延と内部論理マクロ６の出力ｇ
までの遅延と出力りまでの遅延が割り付けられる。

同じ内部論理マクロ６の入力ピンｅには、入カピン４か
らの配線遅延と出力りまでの遅延が割り付けられる。一
方、シミュレータは回路全体に対してマクロ間のイベン
ト伝播を制御するタイムホールと、マクロ内のイベント
伝播を制御するタイムホールを個別に持つ。

これは遅延割付が１区間で行なわれるマクロ内に複数の
ゲートが存在する場合があるからである。例えば、第１
図の例では、人力６−Ｃまたは６−ｄから出力６−ｈに
到るパスなどがこのケースに当たる。

シミュレーションの起動は人力ピンの変化から始まる。

スケジューラは入力ピンが変化する時刻をイベントテー
ブルに登録する。

回路全体を管理するタイムホールが登録しである時刻に
なると、そのピンから接続さている全てのファンアウト
が順に選択されて、その入力ピンまでの遅延時間後の時
刻と入力ピンの組み合せがイベントテーブルに登録され
る。

さらに回路全体の時刻が進みタイムホールが入力ピンが
変化する時刻を示すと、マクロ内のシミュレーションが
行なわれる。複数のゲートを経てマクロの出力ピンまで
到達する場合も、回路全体を管理するタイムホイールと
は異なるタイムホイール（マクロ内のイベント伝播を制
御する）でシミュレーションが行なわれる。

マクロ内のシミュレーション結果はその場で回路モデル
の状態値に反映される。その結果として、マクロの出力
が変化してもしなくても回路全体を管理するイベントテ
ーブルにマクロ出力ピンとその出力の変化可能性が一種
のイベントとして登録される。

このイベントは他のイベントとは異なり、必ず変化が伝
わってきているものではなく、「マクロの人力が変化し
たのでマク口内遅延を考慮してこの時刻には変化してい
るかもしれない」という性格のものである。

従って、回路全体を管理するタイムホイールがその時刻
になった時は、回路モデル上の状態値と変化する可能性
がある状態値とを比較して、本当に変化したか否かを調
べる必要がある。もしも、変化可能性通りに出力状態値
が決定している時は、出力ピンが変化したものとしてイ
ベントを先に伝播しなければならない。しかし、変化が
生じていない時は、そのイベントは無効として何も処理
は行なわれない。この処理を繰り返して、シミュレーシ
ョンが行なわれる。

第２図は以上説明したシミュレーション実行の例を流れ
図として示したものである。

［実施例］ 第３図は本発明の一実施例を示す図であって、前記第１
図の回路に対して遅延値を割り付けたものである。この
回路に対して、第４図（ａ）に示すような人力信号を印
加した場合を考えてみる。

なお、第３図の遅延値は括弧内の第１項がＯ→１の立上
り遅延（ｒｉｓｅ　　ｄｅｌａｙ）を示し、第２項が１
−０の立下り遅延（ｆａｌｌｄｅｌａｙ）を示している
。

第４図ら）に回路内のタイムチャートを示す。

ここで留意しなければならないのが、内部論理マクロ５
の出力ｄと内部論理マクロ６の出力りである。内部論理
マクロ５は人力すと人力Ｃが時間差２で逆方向に変化し
ている。このため、入力Ｃの変化により出力がＯに変化
する可能性があるが、人力すの変化が発生した時刻８の
時点で出力ピンｄは１になるため、変化が生じる可能性
として時刻１１に発生した入力Ｃからのイベントは無効
となる。

また、入力すからのイベントは時刻１３の時点で出力値
が１となっているため有効ではあるが、全ファンアウト
に対してイベントを伝播する段階でファンアウトの状態
値が既に１のため、実際はイベントの伝播は行なわれな
い。

一方、内部論理マクロ６では人力ｅの変化に伴い、時刻
１３に出力りがＯに変化する可能性があるイベントが発
生される。その後、時刻１１に人力ｄがＯに変化し、同
時に本論理回路モデル上では出力りもＯに変わってしま
う。

従って、このままでは時刻１３に出力りは０に変化した
ことになってしまうので、人力ｄの変化により発生され
る時刻２０の出力りの変化をイベントとして登録する時
に、同一ピンに同方向の変化が既に存在するか否かを調
べて、早い方（ケースによっては遅い方）を採用しなけ
ればならない。この場合は遅い方を採用するため、時刻
１３の出力りの変化は取消となる。

［発駅の効果］ 以上説明したように、本発明によれば比較的簡単に遅延
値を割り付けることができ、シミュレーションを簡単に
行なうことができる。しかも、遅延を考慮したシミュレ
ーションであるため、正確に動作を検証することができ
る利点がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図、第２図はシミュレ
ーション実行の例を示す流れ図、第３図は本発明の一実
施例を示す図、第４図は実施例の回路内動作を示すタイ
ムチャートである。 １・・・・・・論理回路、 ２〜４・・・・・・入力ピン、 ５゜ ６・・・・・・内部論理マクロ、 ７゜ ８・・・・・・出力ピン

Claims (1)

1. 【特許請求の範囲】 少なくとも１つの内部論理マクロを包含する論理回路の
   回路動作についてシミュレーションを行なう方式であっ
   て、 内部論理マクロの入力ピンに前段のドライバゲートから
   の配線遅延と該入力ピンから該内部論理マクロの出力ピ
   ンまでの遅延とを割り付ける手段と、 論理回路の出力ピンに前段のドライバゲートからの配線
   遅延を割り付ける手段とを具備することを特徴とする論
   理シミュレーション方式。