JPS6029865A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
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- JPS6029865A JPS6029865A JP58137528A JP13752883A JPS6029865A JP S6029865 A JPS6029865 A JP S6029865A JP 58137528 A JP58137528 A JP 58137528A JP 13752883 A JP13752883 A JP 13752883A JP S6029865 A JPS6029865 A JP S6029865A
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- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理装置に係り、特に計算機処理時間の短
縮に好適な履歴登録による論理シミュレーション方式に
関する。
縮に好適な履歴登録による論理シミュレーション方式に
関する。
情報処理装置の大規模化に伴い、論理シミュレーション
に要する計算機の処理時間も長大となっており、論理シ
ミュレーションの処理速度の向上が要望されている。
に要する計算機の処理時間も長大となっており、論理シ
ミュレーションの処理速度の向上が要望されている。
従来の論理シミュレーション方式による入出力構成の１
例を第１図に示す。同図に８いて、１はシミュレーショ
ン対象論理回路の信号接続状態を記述したゲート論理フ
ァイル（ＧＬＦ）であり、２はシミュレーション入出力
条件等を記述したシミュレーションデータファイル（Ｓ
ＬｌＦ）である。
例を第１図に示す。同図に８いて、１はシミュレーショ
ン対象論理回路の信号接続状態を記述したゲート論理フ
ァイル（ＧＬＦ）であり、２はシミュレーション入出力
条件等を記述したシミュレーションデータファイル（Ｓ
ＬｌＦ）である。
これらゲート論理ファイル１、およびシミュレーション
データファイル２に記述された情報を入力として論理シ
ミュレーションを実行し、その結果が、リスト３に出力
される。
データファイル２に記述された情報を入力として論理シ
ミュレーションを実行し、その結果が、リスト３に出力
される。
上記従来の入出力構成による論理シミュレーション方式
を第２図に示す。第２図（ａ）に示すように、Ａ、８２
個の信号が入力し、信号Ｃが出方するＡＮＤゲート４を
例に説明する。ここで、信号Ａを２Ｉ、信号Ｂを２°に
対応させて考える。入力信号Ａ、Ｂが第２図（ｂ）Ｋ
示す様に、” ｏ ｏ ”、”０１”、”ｉｌ”、０１
”、ｏｏ”、” １０ ”、１１”と変化した場合、こ
の入力に対応して、出力Ｃは″０″コ０″、ｌ”、′０
”、′０”、０”、１”と変化する。この場合、従来の
論理シミュレーション方式では、入力Ａ、Ｂの値が変化
する都度、毎回、出力Ｃの値を計算しており、例えば、
４サイクル目の入力Ａ、Ｂが′０１”で、２サイクル目
の入力Ａ、Ｂの６０１″と全く同じであっても、改めて
、論理シミュレーションを行い、出力Ｃの値を計算する
。同様に、５サイクル目の入力″００”に対しても、同
じ入力である１サイクル目の入力” ｏ ｏ ”とは無
関係に、出力Ｃの値を計算する。
を第２図に示す。第２図（ａ）に示すように、Ａ、８２
個の信号が入力し、信号Ｃが出方するＡＮＤゲート４を
例に説明する。ここで、信号Ａを２Ｉ、信号Ｂを２°に
対応させて考える。入力信号Ａ、Ｂが第２図（ｂ）Ｋ
示す様に、” ｏ ｏ ”、”０１”、”ｉｌ”、０１
”、ｏｏ”、” １０ ”、１１”と変化した場合、こ
の入力に対応して、出力Ｃは″０″コ０″、ｌ”、′０
”、′０”、０”、１”と変化する。この場合、従来の
論理シミュレーション方式では、入力Ａ、Ｂの値が変化
する都度、毎回、出力Ｃの値を計算しており、例えば、
４サイクル目の入力Ａ、Ｂが′０１”で、２サイクル目
の入力Ａ、Ｂの６０１″と全く同じであっても、改めて
、論理シミュレーションを行い、出力Ｃの値を計算する
。同様に、５サイクル目の入力″００”に対しても、同
じ入力である１サイクル目の入力” ｏ ｏ ”とは無
関係に、出力Ｃの値を計算する。
上記のように、従来の論理シミュレーション方式では、
入力の変化に対応して、その都度出力値を計算しており
、特に大規模な論理回路の場合、論理シミュレーション
の計算処理時間が長大になるという欠点があった。
入力の変化に対応して、その都度出力値を計算しており
、特に大規模な論理回路の場合、論理シミュレーション
の計算処理時間が長大になるという欠点があった。
本発明は上述の点にかんがみてなされたもので、情報処
理装置の計算機処理時間の短縮に効果的な履歴登録によ
る論理シミュレーション方式を提供することを目的とす
る。
理装置の計算機処理時間の短縮に効果的な履歴登録によ
る論理シミュレーション方式を提供することを目的とす
る。
機処理時間を短縮するために、論理回路を任意の論理ブ
ロックに分割し、当該論理ブロックの入力値、出力値を
履歴として登録しておき、後刻、同一人力値が発生した
場合に、即、前記登録した出力値を読み出し、出力信号
に与えることにより、入力値による出力値計算を省略し
、計算機処理時間を短縮するものである。
ロックに分割し、当該論理ブロックの入力値、出力値を
履歴として登録しておき、後刻、同一人力値が発生した
場合に、即、前記登録した出力値を読み出し、出力信号
に与えることにより、入力値による出力値計算を省略し
、計算機処理時間を短縮するものである。
以下本発明の一実施例を図面に基づいて説明する。
第３図は、本発明による論理シミュレーション方式の入
出力構成を示す図である。同図において、第１図と同一
符号を付した部分は同一、又は相当部分を示す（以下他
の図面においても同様とする）。
出力構成を示す図である。同図において、第１図と同一
符号を付した部分は同一、又は相当部分を示す（以下他
の図面においても同様とする）。
であり、６は構造的には第１図のゲート論理ファイル（
ＧＬＦ ） １と同一であるが、ここでは、前記機能論
理ファイル５を入力として変換プログラムにより自動生
成されたゲート論理ファイル（ＧＬＦ）である。
ＧＬＦ ） １と同一であるが、ここでは、前記機能論
理ファイル５を入力として変換プログラムにより自動生
成されたゲート論理ファイル（ＧＬＦ）である。
機能論理ファイル５、およびゲート論理ファイル６に記
述された情報を入力として、論理シミュレーションを実
行し、その結果がりスト３に出力される。
述された情報を入力として、論理シミュレーションを実
行し、その結果がりスト３に出力される。
第４図は、本発明による論理シミュレーション方式を示
す図であり、入力Ａ、Ｂ、出力Ｃ，ｓよびこれら入出力
の値、さらにＡＮＤゲート４も前記第２図で述べたもの
と同じものとする。同図にお〜１て、まず、１サイクル
目の入力Ａ、Ｈの値°゛ＯＯ”に対して、有効フラグＦ
ＦＯを見ると、０”であり、この入出力値が履歴表に未
登録であることがわかる。そこで論理シミュレーション
によりフラグＥＦＯを°ｌ ｌ Ｉ！ ｌ、ｃセットす
る。２ザイクル目、３サイクル目の入力Ａ、Ｂの値″０
１″′、１１”入力に対しても対応する有効７ラグＥＦ
Ｉ、ＥＦ３が共に、０”であるので、１サイクル目と同
様にして出力Ｃの値を計算し、その時の入出力値を履歴
表に登録し、対応する有効フラグＥＦ１、ＥＦ３を１”
にセットする。
す図であり、入力Ａ、Ｂ、出力Ｃ，ｓよびこれら入出力
の値、さらにＡＮＤゲート４も前記第２図で述べたもの
と同じものとする。同図にお〜１て、まず、１サイクル
目の入力Ａ、Ｈの値°゛ＯＯ”に対して、有効フラグＦ
ＦＯを見ると、０”であり、この入出力値が履歴表に未
登録であることがわかる。そこで論理シミュレーション
によりフラグＥＦＯを°ｌ ｌ Ｉ！ ｌ、ｃセットす
る。２ザイクル目、３サイクル目の入力Ａ、Ｂの値″０
１″′、１１”入力に対しても対応する有効７ラグＥＦ
Ｉ、ＥＦ３が共に、０”であるので、１サイクル目と同
様にして出力Ｃの値を計算し、その時の入出力値を履歴
表に登録し、対応する有効フラグＥＦ１、ＥＦ３を１”
にセットする。
次に、４サイクル目の入力Ａ、Ｂの値”’ｏｉ”に対し
ては、既に前記２サイクル目で、このケースが発生して
おり、有効フラグＥＦＩが１″であるので、この場合は
履歴表からその出力値を読み出し、出力Ｃに与える。そ
して、入力Ａ、Ｈの値による出力値の計算は行わない。
ては、既に前記２サイクル目で、このケースが発生して
おり、有効フラグＥＦＩが１″であるので、この場合は
履歴表からその出力値を読み出し、出力Ｃに与える。そ
して、入力Ａ、Ｈの値による出力値の計算は行わない。
５サイクル目以降も同様に行う。
上記のように、本発明による論理シミュレーション方式
では、当該入力値が最初に発生した場合、入力値から出
力値を計算し、出力信号に与えると共に、その入出力値
を履歴表に登録し、対応する有効フラグ（ＥＦ＊、＊：
０−ｎ）を１１１１１にセットする。また、当該入力値
が既に発生し、履歴表に登録されている場合（ＥＦ＊＝
″１″）は、履歴表を参照し、対応する出力値を読み出
し、出力信号に与え、入力Ａ、Ｂによる出力Ｃの値の計
算は行わない。５サイクル以降も同様に行う。
では、当該入力値が最初に発生した場合、入力値から出
力値を計算し、出力信号に与えると共に、その入出力値
を履歴表に登録し、対応する有効フラグ（ＥＦ＊、＊：
０−ｎ）を１１１１１にセットする。また、当該入力値
が既に発生し、履歴表に登録されている場合（ＥＦ＊＝
″１″）は、履歴表を参照し、対応する出力値を読み出
し、出力信号に与え、入力Ａ、Ｂによる出力Ｃの値の計
算は行わない。５サイクル以降も同様に行う。
次に履歴表のアクセス動作について説明する。
第５図は、履歴表のアクセス動作を説明するための論理
回路モデルを示すブロック図であり、論理回路モデル７
には複数の人力ＩＮＩ〜ＩＮＳが入力され、複数の出力
０ＵＴ１〜（Ｊ Ｕ ｉ’ ３が出力される。
回路モデルを示すブロック図であり、論理回路モデル７
には複数の人力ＩＮＩ〜ＩＮＳが入力され、複数の出力
０ＵＴ１〜（Ｊ Ｕ ｉ’ ３が出力される。
第７図〜第９図は論理回路モデル７における履歴表の具
体的な動作を説明するための図であり、入力表８、履歴
表９は、機能論理ファイル（ＦＬＦ）５０機能記述単位
に対応して生成される。入力表８には、人力値、有効フ
ラグ（ＥＦｎ’）、および有効フラグが１”の場曾、履
歴表９の中の登録内容を指定するポインタアドレスが設
定されている。履歴表９には、入力値と出力値、各出力
信号に対応して入力ｎ・ら出力へ至る遅延時間、入力値
に対応する有効ピッ）（ＥＮビット）、および優先順位
決定のための参照ピッ） （１’ＬＦビツト）等が設定
される。
体的な動作を説明するための図であり、入力表８、履歴
表９は、機能論理ファイル（ＦＬＦ）５０機能記述単位
に対応して生成される。入力表８には、人力値、有効フ
ラグ（ＥＦｎ’）、および有効フラグが１”の場曾、履
歴表９の中の登録内容を指定するポインタアドレスが設
定されている。履歴表９には、入力値と出力値、各出力
信号に対応して入力ｎ・ら出力へ至る遅延時間、入力値
に対応する有効ピッ）（ＥＮビット）、および優先順位
決定のための参照ピッ） （１’ＬＦビツト）等が設定
される。
履歴表９において、入出力値の登録を入力値の全ケース
に渡って行うのは計算機メモリ量、計算機処理時間の点
からも効率的ではな（、実際には、最近使用されたもの
はできるだけ残しておき、最も古い時点でしか使用され
ないものを削除する、いわゆるＬＲＵ法（Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄｌｒｕｌ、ｅ）により、優
先順位を決定し、上位のもののみを登録する。そのため
、必要な場合は、登録内容の入換えも行う。
に渡って行うのは計算機メモリ量、計算機処理時間の点
からも効率的ではな（、実際には、最近使用されたもの
はできるだけ残しておき、最も古い時点でしか使用され
ないものを削除する、いわゆるＬＲＵ法（Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄｌｒｕｌ、ｅ）により、優
先順位を決定し、上位のもののみを登録する。そのため
、必要な場合は、登録内容の入換えも行う。
第６図は、ＬＲＵ法による優先順位決定法を示す図であ
り、同図（ａ）に示すように、１〜４０４個の互いに関
連するノードを想定し、各ノードのアクセス状態を同図
（ｂ）〜（ｆ）に示す真理値表で表わす。第６図中、ｒ
＋ｐ−＋は初期値、ｒＰＪは優先順位、・巨＠」はアク
セスされたノード番号を示す。
り、同図（ａ）に示すように、１〜４０４個の互いに関
連するノードを想定し、各ノードのアクセス状態を同図
（ｂ）〜（ｆ）に示す真理値表で表わす。第６図中、ｒ
＋ｐ−＋は初期値、ｒＰＪは優先順位、・巨＠」はアク
セスされたノード番号を示す。
いま、ノードがアクセスされた時、行方向のビットは１
”をセットし、列方向のビットは０”をセットするもの
とし、各ノードが、１．２．３．４．１の順にアクセス
された場合を考える。まずノード１がアクセスされた場
合ノード１の行方向のビットは１”にセットされ、列方
向のビットは０”にセットされ、真理値表は第６図（ｂ
）のようになる。この場合、ノード１の優先順位Ｐは１
となり他のノード２．３．４は２となる。つづいてノー
ド２．３．４はノ貝次アクセスされると真理値表は、第
６図（Ｃ）、（ｄ）、（ｅ）のように変化する。この状
態でノードｌがアクセスされることにより、同図（ｆ）
に示すようにノード１０行方向のビットカケ１”にセッ
トされ、列方向のビットが０”にセットされる。その結
果ノード２の優先順位Ｐが４となり、４個のノード中で
、最も長期間アクセスされてい７Ｌいことになる。この
ことから、アクセス時間の新しさの順に優先順位をとる
と、真理値表を行方向に見て、全ビットが６ｏ１１とな
ったノード２が最も優先順位が低いことになる。
”をセットし、列方向のビットは０”をセットするもの
とし、各ノードが、１．２．３．４．１の順にアクセス
された場合を考える。まずノード１がアクセスされた場
合ノード１の行方向のビットは１”にセットされ、列方
向のビットは０”にセットされ、真理値表は第６図（ｂ
）のようになる。この場合、ノード１の優先順位Ｐは１
となり他のノード２．３．４は２となる。つづいてノー
ド２．３．４はノ貝次アクセスされると真理値表は、第
６図（Ｃ）、（ｄ）、（ｅ）のように変化する。この状
態でノードｌがアクセスされることにより、同図（ｆ）
に示すようにノード１０行方向のビットカケ１”にセッ
トされ、列方向のビットが０”にセットされる。その結
果ノード２の優先順位Ｐが４となり、４個のノード中で
、最も長期間アクセスされてい７Ｌいことになる。この
ことから、アクセス時間の新しさの順に優先順位をとる
と、真理値表を行方向に見て、全ビットが６ｏ１１とな
ったノード２が最も優先順位が低いことになる。
上記Ｌ）ＬＵ法を利用した履歴表９のアクセス動作を以
下に説明する。
下に説明する。
第７図に、履歴表９への初期登録動作を示す。
第５図に示す論理回路モデル７に６０１”１６が入力し
、１０１”の出力値で、５ｎＳ後にビット０．１が、６
ｎＳ後にビット２が出力される場合を想定する。
、１０１”の出力値で、５ｎＳ後にビット０．１が、６
ｎＳ後にビット２が出力される場合を想定する。
まず、初期登録であるので、入力値″ｏ １” １６に
対応する入力表８の有効フラグ（ＥＦＩ）は０゛′であ
り、履歴表９には、本ケースの入力値は登録されていな
い（第７図（２）参照）。
対応する入力表８の有効フラグ（ＥＦＩ）は０゛′であ
り、履歴表９には、本ケースの入力値は登録されていな
い（第７図（２）参照）。
そこで、この入力値に基づき、論理回路をシミュレーシ
ョンし、出力値を計算して、出力信号にその値を与える
と共に、入出力値を履歴表９の有効ビット（ＢＮビット
）０”の欄に登録する。登録に伴い、ＥＮビットを１”
に、当該性の参照ビット（）ＬＦビット）１〜４をｎ１
１１に、当該行番号に対応する列の４個のＲＦビットな
０”に、入力値としてｏ ｉ ” １６を、出力１直と
して１０１ ”を、そして、入力から出力へ至る遅延時
間を、各出力ビットに対応しく設定する（第７図（２）
、（３）参照）。
ョンし、出力値を計算して、出力信号にその値を与える
と共に、入出力値を履歴表９の有効ビット（ＢＮビット
）０”の欄に登録する。登録に伴い、ＥＮビットを１”
に、当該性の参照ビット（）ＬＦビット）１〜４をｎ１
１１に、当該行番号に対応する列の４個のＲＦビットな
０”に、入力値としてｏ ｉ ” １６を、出力１直と
して１０１ ”を、そして、入力から出力へ至る遅延時
間を、各出力ビットに対応しく設定する（第７図（２）
、（３）参照）。
登録後、入力値″０１”を読み出し、これに対応する入
力表の有効フラグ（ＥＦＩ）を１”にし、ポインタとし
て履歴表９内登録欄の先頭アドレス値を設定する。以下
、入力値″５Ａ”１６に対して”１００″′出力を、入
力値″ＦＦ”１６に対して”００１”の出力を、入力値
″００″に対して”０１０”の出力を順次、同様の方法
で登録する。
力表の有効フラグ（ＥＦＩ）を１”にし、ポインタとし
て履歴表９内登録欄の先頭アドレス値を設定する。以下
、入力値″５Ａ”１６に対して”１００″′出力を、入
力値″ＦＦ”１６に対して”００１”の出力を、入力値
″００″に対して”０１０”の出力を順次、同様の方法
で登録する。
第８図に、上記のようにして登録された履歴表９からの
参照動作を示す。論理回路モデル７に入力値”ＦＦ″１
６が入力し、０１１”の出力値で、ｓｎｓ後にビット０
とビット２が６ｎＳ後にビット１が出力される場合を想
定する。
参照動作を示す。論理回路モデル７に入力値”ＦＦ″１
６が入力し、０１１”の出力値で、ｓｎｓ後にビット０
とビット２が６ｎＳ後にビット１が出力される場合を想
定する。
入力値″Ｆ Ｆ ” １６に対応する入力表８の有効フ
ラグ（ＥＦ２２５）は１″であるので、本ケースの入出
力値が履歴表９に登録されていることがわかる（第８図
（１）参照）。
ラグ（ＥＦ２２５）は１″であるので、本ケースの入出
力値が履歴表９に登録されていることがわかる（第８図
（１）参照）。
そこで、入力表８のポインタにより、履歴表９を参照し
、対応する出力値”０１１”を読み出して、５ｎＳ後に
ビットＯとビット２．５ｎＳ後にビット６というように
所定時間経過後、該出力値を出力信号に与える。その後
、初期登録の場合と同様にして、履歴表９内の参照ビッ
ト（ＲＦビット）を更新する（第８図（２）、（３）参
照）。
、対応する出力値”０１１”を読み出して、５ｎＳ後に
ビットＯとビット２．５ｎＳ後にビット６というように
所定時間経過後、該出力値を出力信号に与える。その後
、初期登録の場合と同様にして、履歴表９内の参照ビッ
ト（ＲＦビット）を更新する（第８図（２）、（３）参
照）。
第９図に、履歴表９の登録内容の更新動作な水子。論理
回路モデル７に、入力値”ＦＥ”１６が入力１し、００
１”の出力値で、ＳｎＳ後にビット０と２が、６ｎＳ後
にビット１が出力される場合を想定する。
回路モデル７に、入力値”ＦＥ”１６が入力１し、００
１”の出力値で、ＳｎＳ後にビット０と２が、６ｎＳ後
にビット１が出力される場合を想定する。
入力値″Ｆ Ｅ ” １６に対応する入力表８の有効フ
ラグ（ＥＦ２５４）は０”であるので、本ケースの入出
力値は履歴表９に登録されていないことがわかる（第９
図（１）参照）。
ラグ（ＥＦ２５４）は０”であるので、本ケースの入出
力値は履歴表９に登録されていないことがわかる（第９
図（１）参照）。
そこで、入力値″ＦＥ”１６に基づぎ、論理回路７をシ
ミュレーションし、出力１直を計算して、出力信号にそ
の値を与える。次に、履歴表９の有効ビット（ＥＮビッ
ト）を調べ、ＥＮビットが全て１１”であることから、
空きの登録欄がないので、最下位優先順位の登録内容を
捜す。本ケースでは、履歴表９の最上段の入力値″０１
”に対応する登録内容が、参照ビット（ｔｔｐ１〜ＲＦ
４）が全て６０″のため、最下位優先順位と見なされる
（第９図（２）、（３）参照）。
ミュレーションし、出力１直を計算して、出力信号にそ
の値を与える。次に、履歴表９の有効ビット（ＥＮビッ
ト）を調べ、ＥＮビットが全て１１”であることから、
空きの登録欄がないので、最下位優先順位の登録内容を
捜す。本ケースでは、履歴表９の最上段の入力値″０１
”に対応する登録内容が、参照ビット（ｔｔｐ１〜ＲＦ
４）が全て６０″のため、最下位優先順位と見なされる
（第９図（２）、（３）参照）。
履歴表９の最下位優先順位の入力値”ｏｉ”を読み出し
、これに対応する人出表８の有効フラグ（ＥＦＩ）を”
０″にリセットする（第９図（４）参照）。
、これに対応する人出表８の有効フラグ（ＥＦＩ）を”
０″にリセットする（第９図（４）参照）。
その後、入力値″ＦＥ″１６に一対応する出力値″′０
０１”の入出力値を、初期登録の場合と同様にして、履
歴表９の最下位優先順位の登録性に登録し、関連する参
照ピッ）（ＲＦビット）を更新する。
０１”の入出力値を、初期登録の場合と同様にして、履
歴表９の最下位優先順位の登録性に登録し、関連する参
照ピッ）（ＲＦビット）を更新する。
最後に、新しい入力値″ＦＥ”１６を読み出し、これに
対応する人出表８の有効フラグ（ＦＥ２５４）を１”に
、ポインタとして履歴表９の登録欄の先頭アドレス値を
設定する。
対応する人出表８の有効フラグ（ＦＥ２５４）を１”に
、ポインタとして履歴表９の登録欄の先頭アドレス値を
設定する。
以上、説明したように、上記実施例は、機能論理ファイ
ル（）’Ｌ Ｆ）５０機能記述単位に入力表８および履
歴表９を作成し、シミュレーション結果を入力値に対応
づけて登録しておき、後刻、同一人力値が発生した場合
に、論理シミュレーションによる出力値の計算を行うこ
となく、履歴表９から出力値を読み出し、出力信号に与
えることにより、論理シミュレーションの計算処理時間
を短縮するものである。
ル（）’Ｌ Ｆ）５０機能記述単位に入力表８および履
歴表９を作成し、シミュレーション結果を入力値に対応
づけて登録しておき、後刻、同一人力値が発生した場合
に、論理シミュレーションによる出力値の計算を行うこ
となく、履歴表９から出力値を読み出し、出力信号に与
えることにより、論理シミュレーションの計算処理時間
を短縮するものである。
以上説明したように、本発明は同−論理プロックに同一
人力値があった場合、即、登録手段から出力値を読み出
し、出力信号に与えるようにしたので、従来の様に、そ
の都度論理シミュレーションによる出力値の計算を行わ
なくても、出力信号に出力値を与えることができ、論理
シミュレーションの速度向上に優れた効果を有する。
人力値があった場合、即、登録手段から出力値を読み出
し、出力信号に与えるようにしたので、従来の様に、そ
の都度論理シミュレーションによる出力値の計算を行わ
なくても、出力信号に出力値を与えることができ、論理
シミュレーションの速度向上に優れた効果を有する。
第１図は従来の論理シミュレーションの入出力構成を示
すブロック図、第２図は従来の論理シミュレーション方
式を説明するための論理回路例とタイミングチャート図
、第３図は本発明による論理シミュレーションの入出力
構成を示すブロック図、第４図は本発明による論理シミ
ュレーション方式を説明するための論理回路例とタイミ
ング所定する方法を示す図、第７図は本発明における履
歴表への初期登録動作を説明するための図、第８図は本
発明における履歴表からの参照動作を説明するための図
、第９図は本発明における履歴表の登録内容の更新動作
を説明するだめの図である。 １°・・グー）論！ファイル、２・・・シミュレーショ
ンデータファイル、３・・・リスト、４・・・ＡＮＩＪ
ゲート、５・・・機能論理ファイル、６・・・ゲート論
理ファイル、７・・・論理モデル、８・・・入力表、９
・・・履歴表。 第１図 第２図 （α） 第３図 第５図 第４図 （α） 第６図 （Ｃ） （ｒｉ） （ｅ）（イジ
すブロック図、第２図は従来の論理シミュレーション方
式を説明するための論理回路例とタイミングチャート図
、第３図は本発明による論理シミュレーションの入出力
構成を示すブロック図、第４図は本発明による論理シミ
ュレーション方式を説明するための論理回路例とタイミ
ング所定する方法を示す図、第７図は本発明における履
歴表への初期登録動作を説明するための図、第８図は本
発明における履歴表からの参照動作を説明するための図
、第９図は本発明における履歴表の登録内容の更新動作
を説明するだめの図である。 １°・・グー）論！ファイル、２・・・シミュレーショ
ンデータファイル、３・・・リスト、４・・・ＡＮＩＪ
ゲート、５・・・機能論理ファイル、６・・・ゲート論
理ファイル、７・・・論理モデル、８・・・入力表、９
・・・履歴表。 第１図 第２図 （α） 第３図 第５図 第４図 （α） 第６図 （Ｃ） （ｒｉ） （ｅ）（イジ
Claims (1)
- （１）論理回路な論理機能単位の論理ブロックに分割し
、該論理ブロックの入力値および出力値を履歴として登
録手段に登録しておき、後に、同一人力値が発生した場
合、即、前記登録手段に登録した出力値を読み出し、出
力信号に与えるようにしたことを特徴とする履歴登録に
よる論理シミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137528A JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137528A JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029865A true JPS6029865A (ja) | 1985-02-15 |
| JPH0472269B2 JPH0472269B2 (ja) | 1992-11-17 |
Family
ID=15200779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137528A Granted JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04359376A (ja) * | 1991-06-05 | 1992-12-11 | Mitsubishi Electric Corp | 論理検証方法 |
| US5239481A (en) * | 1991-08-30 | 1993-08-24 | International Business Machines Corporation | Method for measuring pulse distortion |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578339A (en) * | 1978-12-09 | 1980-06-12 | Casio Comput Co Ltd | Multiplication system |
| JPS5624645A (en) * | 1979-08-08 | 1981-03-09 | Hitachi Ltd | Decimal multiplication system |
-
1983
- 1983-07-29 JP JP58137528A patent/JPS6029865A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578339A (en) * | 1978-12-09 | 1980-06-12 | Casio Comput Co Ltd | Multiplication system |
| JPS5624645A (en) * | 1979-08-08 | 1981-03-09 | Hitachi Ltd | Decimal multiplication system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04359376A (ja) * | 1991-06-05 | 1992-12-11 | Mitsubishi Electric Corp | 論理検証方法 |
| US5239481A (en) * | 1991-08-30 | 1993-08-24 | International Business Machines Corporation | Method for measuring pulse distortion |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472269B2 (ja) | 1992-11-17 |
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