JPH04148442A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置、特にメモリの制御方法に特徴を
もつ情報処理装置に関する。

口従来の技術〕 従来の情報処理装置ではメモリを複数のバンクに分け、
１個のメモリ制御回路又はバンクと同じ数のメモリ制御
回路により、バンク単位にメモリアクセスの制御を行な
う方法をとっている。このような情報処理装置のメモリ
制御方法においては、メモリ制御回路が１個しかない場
合、１個のメモリ制御回路は１個のバンクしかアクティ
ブにできない。したがって現在アクセスされているバン
ク（アクティブになっているバンク）とは異なるバンク
へのアクセスが生じた時、そのバンクをインアクティブ
からアクティブにする為の時間が常に必要であった。

又、メモリ制御回路がバンクと同じ数だけある場合、現
在アクセスされているバンクとは異なる全てのバンクも
アクティブにしておけるのでメモリアクセスの時間は短
縮されるか、メモリ制御回路をバンクと同じ数だけ有す
る情報処理装置は高価で大型なものとなってしまう。

〔発明が解決しようとする課題〕

すなわち、上述の情報処理装置のメモリ制御方法におい
ては、メモリ制御回路が１個しかない場合はアクセスさ
れているバンクとは異なるバンクへのアクセス時にはイ
ンアクティブになっているバンクをアクティブにする必
要が生じ、メモリアクセスに時間がかかるという欠点が
ある。

また、メモリ制御回路がバンクと同し数だけある場合は
メモリアクセスの時間は短縮されるが、メモリ制御回路
をバンクと同じ数たけ用意する為にコストがかかり、情
報処理装置のサイズも大きくなるという欠点がある。

〔課題を解決するための手段〕

本発明の情報処理装置は、プログラムやデータを格納し
３個以上のバンクに分けられたメモリと、前記メモリの
各々のバンクに接続され前記メモリのバンクの数より少
ない複数のメモリ制御回路と。

前記メモリ制御回路に接続され、ブロクラムやデータの
アクセスによってアクティブになっているバンクとは異
なる、アクセスされているバンクにアドレスが最も近い
バンクから順番に、アクセスされているバンクにアドレ
スの近いバンクの順にアクティブにするよう前記メモリ
制御回路を制御する調停回路と、前記メモリ制御回路に
接続されたプログラムやデータの処理を行なう演算処理
装置とを含む。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例が含まれるメモリ制御システ
ムを示すブロック図である。

第１図に示すメモリ制御システムにおいて、演算処理装
置１はメモリ制御回路２，３．４に接続され、アドレス
信号やメモリ制御信号等の出力を行なう。

調停回路５は演算処理装置１と、メモリ制御回路２，３
．４に接続され、演算処理装置１からメモリ制御信号を
入力してメモリ制御の為の調停を行ない、制御信号をメ
モリ制御回路２，３．４に出力する。

メモリ制御回路２，３．４はそれぞれアドレスデコーダ
６と、シーケンサ７上、ＲＡＳ−ＣＡＳ生成回路８とを
含んで構成される。アドレスデコーダ６は演算処理装置
１と接続され、アドレス信号の変換を行なう。シーケン
サ７は演算処理装置１．調停回路５．アドレスデコーダ
６とに接続され、演算処理装置１からのメモリ制御信号
と調停回路５からの出力信号とアドレスデコーダ６から
の変換されたアドレス信号とを入力してＲＡＳ・ＣＡＳ
タイミングの生成等を行ない、ＲＡＳ・ＣＡＳ信号を発
生する為の基本信号をＲＡＳ　−ＣＡＳ生成回路８に出
力する。ＲＡＳ　−ＣＡＳ生成回路８はＲＡＳ　−ＣＡ
Ｓ信号をメモリ９に出力する。

メモリ９は６個のバンク（０）〜（５）に分割されてい
る。各々のバンクは数にバイト単位のページより構成さ
れ、バンク（０）の中のあるページをｎページとすると
、ｎページの中の最高位アドレスの次のアドレスから始
まるｎ＋１ページはバンク（１）に属する。同様にｎ＋
２ページはバンク（２）に属し、ノ・ンク（３）、　（
４）、　（５）の順にページのアドレスは高くなってい
る。又、ｎページの中の最低位アドレスの前のアドレス
で終るｎ−１ページはバンク（５）に属する。アドレス
デコーダ６はメモリ９に変換したアドレス信号を出力す
る。メモリ制御回路２゜３．４はバンク（０）〜（５）
のどのバンクをも制御スることかできる。

演算処理装置１とメモリ９は、データノ・ス１０を通し
て接続されている。

次に、上記の情報処理装置の動作を説明する。

演算処理装置ｌはメモリ制御回路２，３．４に読取命令
（又は書込命令）を出すと同時に、メモリアドレスをメ
モリ制御回路２，３．４と調停回路５に供給する。調停
回路５は前回のメモリアクセス時にメモリ制御回路２，
３．４のうちのどれがメモリアクセスを制御したかを記
憶しており、前回のメモリアクセス時に制御したメモリ
制御回路の次のメモリ制御回路へ、すなわち前回制御を
行なったのかメモリ制御回路４とするとメモリ制御回路
２へ、入力されたメモリアドレスへのアクセスを行なう
よう命令する。同時に調停回路５はアクセスの制御を行
なわないメモリ制御回路へ、アクセスされるバンクとは
異なる、どのバンク。

どのページをアクティブにするかを指示する。すなわち
、バンク（０）の中のｎページがアクセスされ、そのア
クセスを制御するのがメモリ制御回路２とすると、調停
回路５はｎ＋１ページを有するバンク（１）をアクティ
ブにするようメモリ制御回路３に命令し、ｎ−１ベージ
を有するバンク（２）をアクティブにするようメモリ制
御回路４に命令する。

メモリ制御回路２はバンク（０）のｎページに読取信号
（又は書込信号）とアドレスを出し、メモリ制御回路３
はバンク（１）を７クテイフにし、メモリ制御回路４は
バンク（５）をアクティブにする。読取命令の場合には
ｎページの指定されたアドレスに格納されたテークがテ
ークハス１０を通して演算処理装置ｌへ転送され、書込
命令の場合には演算処理装置１から出力されたテークが
テークハス１０を通してメモリ９へ転送され、ｎページ
の指定されたアドレスに格納される。

次にｎ＋１ページに対してアクセスがあった場合、調停
回路５はメモリ制御回路３にメモリアクセスを制御を行
なうよう命令し、バンク（２）をアクティブにするよう
メモリ制御回路４に命令し、バンク（０）をアクティブ
にするようメモリ制御回路２に命令する。

尚、本発明はバンクやメモリ制御回路の数によって制限
されたり、ページ化インタリーブか否かによって制限さ
れたりしない。

口発明の効果〕 本発明の情報処理装置は、メモリのバンクの数より少な
い複数のメモリ制御回路を用意し、アクセスされている
バンク以外のバンクで次にアクセスされる可能性の高い
バンクをアクティブにするよう制御することにより、イ
ンアクティブになっているバンクをアクティブにする時
間を節約して低コストで広いスペースをとることなくメ
モリアクセスを高速化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １　・・・演算処理装置、２，３．４・・・・メモリ制
御回路、５・・調停回路、６・・・アドレスデコータ、
７−−　’ｉ−ケンー＋ｆ、８−−ＲＡＳ　−ＣＡＳ生
成回路、９　　メモリ、　（０）〜（５）・・・バンク
。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. プログラムやデータを格納し３個以上のバンクに分けら
   れたメモリと、前記メモリの各々のバンクに接続され前
   記メモリのバンクの数より少ない複数のメモリ制御回路
   と、前記メモリ制御回路に接続され、プログラムやデー
   タのアクセスによってアクティブになっているバンクと
   は異なる、アクセスされているバンクにアドレスが最も
   近いバンクから順番に、アクセスされているバンクにア
   ドレスの近いバンクの順にアクティブにするよう前記メ
   モリ制御回路を制御する調停回路と、前記メモリ制御回
   路に接続されプログラムやデータの処理を行なう演算処
   理装置とを含むことを特徴とする情報処理装置。