JPH04153748A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04153748A JPH04153748A JP27782490A JP27782490A JPH04153748A JP H04153748 A JPH04153748 A JP H04153748A JP 27782490 A JP27782490 A JP 27782490A JP 27782490 A JP27782490 A JP 27782490A JP H04153748 A JPH04153748 A JP H04153748A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- memory
- circuit
- memory control
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 6
- 230000010365 information processing Effects 0.000 claims description 11
- 230000009467 reduction Effects 0.000 abstract 1
- 238000006722 reduction reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置、特にメモリの制御方法に特徴
をもつ情報処理装置に関する。
をもつ情報処理装置に関する。
従来の情報処理装置では、メモリを複数のバンクに分け
、１個のメモリ制御回路、又はバンクと同じ数のメモリ
制御回路により、バンク単位にメモリアクセスの制御を
行なう方法をとっている。
、１個のメモリ制御回路、又はバンクと同じ数のメモリ
制御回路により、バンク単位にメモリアクセスの制御を
行なう方法をとっている。
このような情報処理装置のメモリ制御方法においては、
メモリ制御回路が１備しかない場合、１個のメモリ制御
回路は１個のバンクしかアクティブにできない為、現在
アクセスされているバンク（アクティブになっているバ
ンク）とは異なるバンクへのアクセスが生じた時、その
バンクをインアクティブからアクティブにする為の時間
が常に必要であった。又メモリ制御回路がバンクと同じ
数だけある場合、現在アクセスされているバンクとは異
なる全てのバンクもアクティブにしておける為、メモリ
アクセスの時間は短縮されるが、メモリ制御回路をバン
クと同じ数だけ有するため情報処理装置は、高価で大型
なものとなってしまう。
メモリ制御回路が１備しかない場合、１個のメモリ制御
回路は１個のバンクしかアクティブにできない為、現在
アクセスされているバンク（アクティブになっているバ
ンク）とは異なるバンクへのアクセスが生じた時、その
バンクをインアクティブからアクティブにする為の時間
が常に必要であった。又メモリ制御回路がバンクと同じ
数だけある場合、現在アクセスされているバンクとは異
なる全てのバンクもアクティブにしておける為、メモリ
アクセスの時間は短縮されるが、メモリ制御回路をバン
クと同じ数だけ有するため情報処理装置は、高価で大型
なものとなってしまう。
すなわち、上述の情報処理装置のメモリ制御方法におい
ては、メモリ制御回路が１個しかない場合は、アクセス
されているバンクとは異なるバンクへのアクセス時には
インアクティブになりているバンクをアクティ１にする
必要が生じ、メモリアクセスに時間がかかるという欠点
があり、メモリ制御回路がバンクと同じ数だけある場合
、メモリアクセスの時間は短縮されるがメモリ制御回路
をバンクと同じ数だけ用意する為に、コストがかかり、
情報処理装置のサイズも大きくなるという欠点がある。
ては、メモリ制御回路が１個しかない場合は、アクセス
されているバンクとは異なるバンクへのアクセス時には
インアクティブになりているバンクをアクティ１にする
必要が生じ、メモリアクセスに時間がかかるという欠点
があり、メモリ制御回路がバンクと同じ数だけある場合
、メモリアクセスの時間は短縮されるがメモリ制御回路
をバンクと同じ数だけ用意する為に、コストがかかり、
情報処理装置のサイズも大きくなるという欠点がある。
〔課題を解決するための手段〕
本発明の情報処理装置は、プログラムやデータを格納し
、３個以上のバンクに分けられたメモリと前記メモリの
各々のバンクに接続され前記メモリのバンクの数より少
ない複数のメモリ制御回路と、前記メモリ制御回路に接
続されプログラムやデータのアクセスによってアクティ
ブになっているバンクとは異なる、アクセスされている
バンクより高いアドレスを有し且つアクセスされている
バンクにアドレスが最も近いバンク、又はアクセスされ
ているバンクより低いアドレスを有し、且つアクセスさ
れているバンクにアドレスが最も近いバンクをアクティ
ブにするよう前記メモリ制御回路を制御し、且つアクセ
スされているバンクよす高いアドレスを有するバンクを
アクティブにするよう制御するか、低ｈアドレスを有す
るバンクをアクティブにするよう制御するかは、過去ア
クセスされた頻度の高い方のバンクを選ぶ調停回路と、
前記メモリ制御回路に接続され、プログラムやデータの
処理を行なう演算処理装置とを有している。
、３個以上のバンクに分けられたメモリと前記メモリの
各々のバンクに接続され前記メモリのバンクの数より少
ない複数のメモリ制御回路と、前記メモリ制御回路に接
続されプログラムやデータのアクセスによってアクティ
ブになっているバンクとは異なる、アクセスされている
バンクより高いアドレスを有し且つアクセスされている
バンクにアドレスが最も近いバンク、又はアクセスされ
ているバンクより低いアドレスを有し、且つアクセスさ
れているバンクにアドレスが最も近いバンクをアクティ
ブにするよう前記メモリ制御回路を制御し、且つアクセ
スされているバンクよす高いアドレスを有するバンクを
アクティブにするよう制御するか、低ｈアドレスを有す
るバンクをアクティブにするよう制御するかは、過去ア
クセスされた頻度の高い方のバンクを選ぶ調停回路と、
前記メモリ制御回路に接続され、プログラムやデータの
処理を行なう演算処理装置とを有している。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明に含まれるメモリ制御システムの一例
を示すブロック図である。
。第１図は本発明に含まれるメモリ制御システムの一例
を示すブロック図である。
＃Ｉ１図に示すメモリ制御システムにおいて、演算処理
装置１は、メモリ制御回路２．３に接続され、アドレス
信号やメモリ制御信号等の出力を行なう。
装置１は、メモリ制御回路２．３に接続され、アドレス
信号やメモリ制御信号等の出力を行なう。
調停回路４は、演算処理装置ｌとメモリ制御回路２．３
に接続され、演算処理装置１がらのメモリ制御信号を入
力として、メモリ制御の為の調停を行ない、制御信号を
メモリ制御回路２．３に出力する。調停回路４は、カウ
ンター５ｔ−含み、カウンター５の値が０又は正であれ
ば高いアドレスを有するバンクをアクティブにし、負で
あれば低いアドレスを有するバンクをアクティブにする
ようメモリ制御回路へ指示する。調停回路４はアクセス
されるメモリアドレスを毎回チエツクし、あるメモリア
クセスが前回のメモリのアクセスより高いアドレスの場
合にはカウンター５の値にｌｔ−プラスし、低いアドレ
スの場合にはカウンター５の値を１マイナスする。
に接続され、演算処理装置１がらのメモリ制御信号を入
力として、メモリ制御の為の調停を行ない、制御信号を
メモリ制御回路２．３に出力する。調停回路４は、カウ
ンター５ｔ−含み、カウンター５の値が０又は正であれ
ば高いアドレスを有するバンクをアクティブにし、負で
あれば低いアドレスを有するバンクをアクティブにする
ようメモリ制御回路へ指示する。調停回路４はアクセス
されるメモリアドレスを毎回チエツクし、あるメモリア
クセスが前回のメモリのアクセスより高いアドレスの場
合にはカウンター５の値にｌｔ−プラスし、低いアドレ
スの場合にはカウンター５の値を１マイナスする。
メモリ制御回路２．３はアドレスデコーダ６とシーケン
サ７と、ＲＡＳ −ＣＡＳ生成回路８とを含んで構成さ
れる。
サ７と、ＲＡＳ −ＣＡＳ生成回路８とを含んで構成さ
れる。
アドレスデコーダ６は、演算処理装置１と接続されアド
レス信号の交換を行なう回路である。シーケンサ７は、
演算処理装置１、調停回路４、アドレスデコーダ６とに
接続され、演算処理装置１からのメモリ制御信号と調停
回路４からの出力信号と、アドレスデコーダ６がらの変
換されたアドレス信号とを入力として、ＲＡＳ −ＣＡ
１９タイミングの生成等を行ないＲＡ８− ＣＡＳ信号
を発生する為の基本信号をＲＡＳ−ＣＡＳ生成回路８に
出力する。
レス信号の交換を行なう回路である。シーケンサ７は、
演算処理装置１、調停回路４、アドレスデコーダ６とに
接続され、演算処理装置１からのメモリ制御信号と調停
回路４からの出力信号と、アドレスデコーダ６がらの変
換されたアドレス信号とを入力として、ＲＡＳ −ＣＡ
１９タイミングの生成等を行ないＲＡ８− ＣＡＳ信号
を発生する為の基本信号をＲＡＳ−ＣＡＳ生成回路８に
出力する。
ＲＡＳ−ＣＡ８生成回路８はＲＡＳ −ＣＡＳ信号を、
＋１モリ９に出力する。
＋１モリ９に出力する。
メモリ９ Ｆｉ（０３〜（３）までの４個ｏ ハｙり１
０゜１１．１２．１３に分割されている。各々のバンク
は数Ｘバイト単位のページより構成され、バンク（０）
ｔｏの中のあるページをｎページ１４とすると、ｎペー
ジ１４の中の最高位アドレスの次のアドレスから始まる
ページ％ ！ｌ＋１ペーゾ１５ｄバンク（１）１１に属
する。同様にａ ＋ ２ページはバンク（２）１２に属
し、バンク１０．１１．１２の頭に（−ジのアドレスは
高くなっている。又、ｎ−２−ジ１４の中の最低位アド
レスの前のアドレスで終るページ、ｎ−１ペーゾ１６は
、バンク（３） １３に属する。
０゜１１．１２．１３に分割されている。各々のバンク
は数Ｘバイト単位のページより構成され、バンク（０）
ｔｏの中のあるページをｎページ１４とすると、ｎペー
ジ１４の中の最高位アドレスの次のアドレスから始まる
ページ％ ！ｌ＋１ペーゾ１５ｄバンク（１）１１に属
する。同様にａ ＋ ２ページはバンク（２）１２に属
し、バンク１０．１１．１２の頭に（−ジのアドレスは
高くなっている。又、ｎ−２−ジ１４の中の最低位アド
レスの前のアドレスで終るページ、ｎ−１ペーゾ１６は
、バンク（３） １３に属する。
アドレスデコーダ６はメモリ９に変換したアドレス信号
を出力する。
を出力する。
メモリ制御回路２．３は（０）〜０）のどのノくンクを
も制御することができる。
も制御することができる。
演算処理装置１と、メモリ９はデータ／９ス１７を通し
て接続されている。
て接続されている。
次に第１図に示す実施例の動作を説明する。演算処理装
置ｌがメモリ制御回路２，３に読取命令（又は書込命令
）を出すと同時にメモリアドレスをメモリ制御回路２．
３及び調停回路４に供給する。
置ｌがメモリ制御回路２，３に読取命令（又は書込命令
）を出すと同時にメモリアドレスをメモリ制御回路２．
３及び調停回路４に供給する。
調停回路４は前回のメモリアクセス時にメモリ制御回路
２．３のうちのどれがメモリアクセスを制御したかを記
憶しており、前回のメモリアクセス時に制御したメモリ
制御回路の次のメモリ制御回路へ、すなわち前回制御を
行なったのがメモリ制御回路３とすると、メモリ制御回
路２へ入力されたメモリアドレスへのアクセスを行なう
よう命令する。
２．３のうちのどれがメモリアクセスを制御したかを記
憶しており、前回のメモリアクセス時に制御したメモリ
制御回路の次のメモリ制御回路へ、すなわち前回制御を
行なったのがメモリ制御回路３とすると、メモリ制御回
路２へ入力されたメモリアドレスへのアクセスを行なう
よう命令する。
同時に調停回路４はアクセスの制御を行なわないメモリ
制御回路へアクセスされるバンクとは異なる、どのバン
ク、どのページをアクティブにするかを指示する。
制御回路へアクセスされるバンクとは異なる、どのバン
ク、どのページをアクティブにするかを指示する。
すなわち、バンク（０）１０の中のｎページ１４がアク
セスされそのアクセスを制御するのがメモリ制御回路２
とすると、調停回路４はカウンター５の値が０又は正な
らば、ｎ ＋ １１−ジ１５を有するバンク（１）１１
をアクティブにするようにメモリ制御回路３に命令を出
す。メモリ制御回路２はバンク（０） １０のｎ−ｅ−
ジ１４に読取（又は書込）信号とアドレスを出し、メモ
リ制御回路３はバンク（１０１をアクティブにする。
セスされそのアクセスを制御するのがメモリ制御回路２
とすると、調停回路４はカウンター５の値が０又は正な
らば、ｎ ＋ １１−ジ１５を有するバンク（１）１１
をアクティブにするようにメモリ制御回路３に命令を出
す。メモリ制御回路２はバンク（０） １０のｎ−ｅ−
ジ１４に読取（又は書込）信号とアドレスを出し、メモ
リ制御回路３はバンク（１０１をアクティブにする。
また一方調停回路４はカウンター５の値が負ならばｎ−
１ページ１６を有するバンクロ）１３をアクティブにす
るようにメモリ制御回路３に命令を出す、メモリ制御回
路２Ｆｉ、バンク（０）１０の、−２−ゾ１４に読取（
又は書込）信号とアドレスを出しメモリ制御回路３Ｆｉ
バンク（３）１３をアクティブにする。
１ページ１６を有するバンクロ）１３をアクティブにす
るようにメモリ制御回路３に命令を出す、メモリ制御回
路２Ｆｉ、バンク（０）１０の、−２−ゾ１４に読取（
又は書込）信号とアドレスを出しメモリ制御回路３Ｆｉ
バンク（３）１３をアクティブにする。
読取命令の場合、ｎページ１４の指定され九アドレスに
格納されたデータが、データバス１７を通して演算処理
装置１へ転送される。
格納されたデータが、データバス１７を通して演算処理
装置１へ転送される。
書込命令の場合、演算処理装置１から出力されたデータ
がデータバス１７を通してメモリ９へ転送されｎページ
１４の指定されたアドレスに格納される。
がデータバス１７を通してメモリ９へ転送されｎページ
１４の指定されたアドレスに格納される。
次にｎ ＋ １ペーゾ１５に対してアクセスがあった場
合、調停回路４は、カウンター５の値にｌｔ−加算し、
その結果の値が０又は正ならばバンク（２）１２をアク
ティブにするようメモリ制御回路２に命令を出しカウン
ター５の値が亀ならばバンク（０） １０をアクティブ
にするよう命令を出す。
合、調停回路４は、カウンター５の値にｌｔ−加算し、
その結果の値が０又は正ならばバンク（２）１２をアク
ティブにするようメモリ制御回路２に命令を出しカウン
ター５の値が亀ならばバンク（０） １０をアクティブ
にするよう命令を出す。
尚、上述の実施例はほんの一例であり本発明はバンクや
ブロックの数によって制限されたり（−ゾ化イン、タリ
ープか否かによって制限されるものではない。
ブロックの数によって制限されたり（−ゾ化イン、タリ
ープか否かによって制限されるものではない。
本発明情報処理装置は、メモリのバンクを複数のブロッ
クに分け、ブロック単位にメモリ制御回路を用意し、各
々のメモリ制御回路をアクセスされているバンク以外の
バンクで１次にアクセスされる可能性の高いバンクをア
クティブにするよう制御することにより、インアクティ
ブになりているバンクをアクティブにする時間を節約し
て低コストで広いスペースをとることなく、メモリアク
セスを高速化できるという効果がある。
クに分け、ブロック単位にメモリ制御回路を用意し、各
々のメモリ制御回路をアクセスされているバンク以外の
バンクで１次にアクセスされる可能性の高いバンクをア
クティブにするよう制御することにより、インアクティ
ブになりているバンクをアクティブにする時間を節約し
て低コストで広いスペースをとることなく、メモリアク
セスを高速化できるという効果がある。
第１図は、本発明に含まれるメモリ制御システムの一例
を示すブロック図である。 ｌ・・・演算処理装置、２．３−メモリ制御回路、４・
・・調停回路、５・−・カウンター ６−アドレスデコ
ーダ、７−・シーケンサ、８−ＲＡ訃ＣＡ８生成回路、
９・・・メモリ％１０・−バンク（０）、１１−・バン
ク（１）、１２−−−パ／／（２）、１３−バンク（３
）、１４ ・・・＊ ４−ジ、 ５・・・ｎ ＋ １ ’−ノ、 １６ ・・・ （−）、 ７・・・データバス。
を示すブロック図である。 ｌ・・・演算処理装置、２．３−メモリ制御回路、４・
・・調停回路、５・−・カウンター ６−アドレスデコ
ーダ、７−・シーケンサ、８−ＲＡ訃ＣＡ８生成回路、
９・・・メモリ％１０・−バンク（０）、１１−・バン
ク（１）、１２−−−パ／／（２）、１３−バンク（３
）、１４ ・・・＊ ４−ジ、 ５・・・ｎ ＋ １ ’−ノ、 １６ ・・・ （−）、 ７・・・データバス。
Claims (1)
- プログラムやデータを格納し、３個以上のバンクに分け
られたメモリと、前記メモリの各々のバンクに接続され
前記メモリのバンクの数より少ない複数のメモリ制御回
路と、前記メモリ制御回路に接続されプログラムやデー
タのアクセスによってアクティブになっているバンクと
は異なるアクセスされているバンクより高いアドレスを
有し、且つアクセスされているバンクにアドレスが最も
近いバンク又はアクセスされているバンクより低いアド
レスを有し、且つアクセスされているバンクにアドレス
が最も近いバンクをアクティブにするよう前記メモリ制
御回路を制御し、且つアクセスされているバンクより高
いアドレスを有するバンクをアクティブにするよう制御
するか、低いアドレスを有するバンクをアクティブにす
るよう制御するかは、過去アクセスされた頻度の高い方
のバンクを選ぶ調停回路と、前記メモリ制御回路に接続
されプログラムやデータの処理を行なう演算処理装置と
を含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27782490A JPH04153748A (ja) | 1990-10-18 | 1990-10-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27782490A JPH04153748A (ja) | 1990-10-18 | 1990-10-18 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04153748A true JPH04153748A (ja) | 1992-05-27 |
Family
ID=17588776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27782490A Pending JPH04153748A (ja) | 1990-10-18 | 1990-10-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04153748A (ja) |
-
1990
- 1990-10-18 JP JP27782490A patent/JPH04153748A/ja active Pending
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