JPH01162931A - データ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ウェイト機能を有しない高速マイクロプロセ
ッサからの命令コードに基づいて、データメモリに読取
り／書込みするデータ制御装置に関する。

［従来の技術］ デジタルシグナルプロセッサ（以下、ＤＳＰという）の
命令実行時間（サイクルタイム）は年々高速化されてい
る。たとえば、命令実行時間が２００ｎｓｅｃであるＤ
ＳＰが存在する。このような高速化に対応して、プログ
ラムメモリ、データメモリ、周辺回路も高速化されるこ
とが要求されている。

ところが、高速で動作するメモリ素子はその価格が高い
ので、全体の価格を下げるためには、低速のメモリを使
わざるを得ない。この場合、ＣＰＵがウェイト機部を有
すると、このＣＰＵが１または複数のサイクル、ウェイ
トするように設定している。

［発明が解決しようとする問題点］ しかし、ＤＳＰには高速性走を目的とする思想からウェ
イト機能を有しないものが多く、このウェイト機能を有
しないＤＳＰについては、上記のようなウェイトサイク
ルを設定することができず、低速のメモリ素子を使用す
ることができないという問題がある。

［問題点を解決する手段］ 本発明は、データメモリをアクセスするときであって、
高速マイクロプロセッサからの読取り許可信号または書
込み許可信号がアクティブになる前に、命令コードを高
速マイクロプロセッサのフェッチサイクルと同期して取
り込み、これを解釈しその命令がデータメモリアクセス
命令である場合、上記データメモリに書込むアドレスを
指定するカウンタに予めセットされた値に基づいて、解
釈した命令の実行を開始するものである。

また、本発明は、データメモリをアクセスするときであ
って、高速マイクロプロセッサからの読取り許可信号ま
たは書込み許可信号がアクティブになる前に、命令コー
ドを高速マイクロプロセッサのフェッチサイクルと同期
して取り込み、これを解釈しその命令がデータメモリア
クセス命令である場合、そも命令コードのポートナンバ
ーを使い命令の実行を行なうものである。

［作用］ 本発明は、データメモリをアクセスするときであって、
高速マイクロプロセッサからの読取り許可信号または書
込み許可信号がアクティブになる前に、命令コードを高
速マイクロプロセッサのフェッチサイクルと同期して取
り込み、これを解釈しその命令がデータメモリアクセス
命令である場合、上記データメモリに書込むアドレスを
指定するカウンタに予めセットされた値に基づいて、解
釈した命令の実行を開始するので、また、上記命令がデ
ータメモリアクセス命令である場合、その命令コードの
ポートナンバーを使い命令の実行を行なうので、ウェイ
ト機能を有しないデジタルシグナルプロセッサについて
、低速のメモリ素子を使用することができる。

［実施例］ 第１図は、本発明の一実施例を示すブロック図である。

この実施例は、低速のメモリ素子（ＤＡＴＡＳＲＡＭ）
１０と、ウェイト機能を有しないＤＳＰ　（デジタルシ
グナルプロセッサ）２０と、データ制御装置３０とが設
けられている。

データ制御装置３０は、データメモリをアクセスすると
きであって、ＤＳＰ２０からの読取り許可信号または書
込み許可信号がアクティブになる前に、命令コードを解
釈し、ＤＳＰ２０に書込むアドレスを指定するカウンタ
に予めセットされた値に基づいて、上記解釈した命令を
実行させる装置である。

この他に、共通バス１１と、ラッチ１２と、プログラム
メモリ２１と、マルチプレクサ２２と、アプリケーショ
ンのハードウェア２３とを有する。共通バス１１は、サ
イクル信号がハイ、ローの状態に応じてアドレスまたは
データを転送し、すなわちアドレスとデータとを共通で
使用するバスであり、ラッチ１２は、データメモリ１０
に書込むときに必要なアドレスをラッチする回路である
。マルチプレクサ２２は、ラッチ１２からのアドレスと
ＤＳＰ２０からのアドレスとを切換えるものである。な
お、共通バス１１上で転送するアドレス、データを切換
える信号としてサイクル信号を使用している。

第２図は、データ制御装置３０の具体例を示すブロー２
り図である。

データ制御装置３０は、ＤＳＰ２０からの命令コードに
対応したアドレスを予めセットするカウンタ３１と、ホ
ストアドレスカウンタ３２と、マルチプレクサ３３．３
４．３５と、コマンドウォッチ＆タイミングコントロー
ラ４０とを有する。

第３図は、データ制御装置３０のうちで主にカウンタ３
１の周辺を具体的に示すブロック図である。第４図は、
データ制御装置３０に設けられているコマンドウォッチ
＆タイミングコントローラ４０を具体的に示すブロック
図である。

コマンドウォッチ＆タイミングコントローラ４０は、命
令コードを入力しり一ド／ライトを判別するデコーダ４
１と、ポートナンバーをデコードするデコーダ４２と、
レジスタ４３と、各種ＯＲ回路と、ＡＮＤ回路とを有す
る。

次に、上記実施例の動作について説明する。

第５図は、上記実施例においてカウンタセットを実行す
る動作のタイムチャートである。

Ｔ１において、メモリイネーブル信号（ＭＥＮの反転信
号）が立ち上がると、ＣＹＣ（サイクル信号）が立ち上
がり、ＡＤＯ（アドレスアウト信号）が立ち上がり、共
通バス１１に、ホストアドレスが入る。そしてこのアド
レスに基づいてアウト実行が行なわれ、この実行が終了
した後に、Ｔ２において、ライトイネーブル信号（ＷＥ
の反転信号）が立ち上がり、カウンタ３１に新たなアド
レスがセットされ、ＣＹＣが立ち上がり、ＯＵＴが立ち
下がり、このときに共通バス１１に新たなホストアドレ
スが入る。

第６図は、ライトデータ実行を示すタイミングチャート
である。

Ｔｌｌにおいて、メモリイネーブル信号が立下がること
によって、ＣＹＣ，ＡＤＯが立下がり、共通バス１１に
ホストアドレスが入ることは、上記カウンタセット実行
の動作と同様である。モしてＴ１３において、Ｄ１５〜
００の命令コードをデコーダ４１．４２．４３が判断し
、アウト実行命令であると解釈する。モしてＴ１３にお
いて、ＣＹＣ，ＡＤＯｌＯＵＴが立上がり、ライトデー
タがバス１１に入る。

そして、Ｔ１４においてライトイネーブル信号（ＷＥの
反転信号）が立下がり、ＣＹＣも立下がり、ライトデー
タが共通バス１１に入る。そして、Ｔ１５において、ラ
イトイネーブル信号が立上がり、ＣＹＣが立上がり、Ｏ
ＵＴが立下がる。

このときに、ＤＥＣ／Ｉ　ＮＣが立下がるので、次のア
ドレスがインクリメントであると分かり、ＭＣ３（メモ
リチップセレクッ信号）が立下がり、ＭＷＥ　（メモリ
イネーブル信号）が立下がるので、データメモリ２０に
上記ライトデータが書込まれる。

つまり、書込み動作を実行する前に、Ｄ１５〜００の命
令コードのうちＤ１５〜１１がオペレーションコードで
あり、０１０〜０がポートナンバーであるので、これら
に対応したデコーダ４■、４２が判断し、アウト実行命
令であると解釈し、予め取り込んだホストアドレスに基
づいて、書込み動作を実行する。

第７図は、上記実施例におけるリードデータ実行動作を
示すタイミングチャートである。

Ｔ２１において、メモリイネーブル信号が立下がるので
、ＣＹＣ，ＡＤＯがともに立下がり、バス１１にホスト
アドレスが入ることは、上記カウンタセット実行の動作
と同様である。

Ｔ２３において、Ｄ１５〜００の命令コードをデコーダ
４１．４２．４３が解釈しリード命令であると判断し、
Ｔ２３において、メモリイネーブル信号が立上がるので
、ＣＹＣ，ＡＤＯが立上がり、カウンタ３１にアドレス
がセットされ、これと同時に、ＤＥＣ／ＩＮＣが立上が
り次のアドレスをディクリメントするとともに、ＭＣ３
（チップセレクト信号）が立上がる。

そして、Ｔ２４において、データイネーブル信号が立下
がり、ＣＹＣ，ＡＤＯが立下がり、カウンタ３１のアド
レスが共通バス１１に入る。

モしてＴ２５において、ＣＬＫＯＵＴとＩＮとのＡＮＤ
をとられ、この結果、ＭＯＥ　（メモリアウトプットイ
ネーブル信号）が立上がり、データメモリ１０からデー
タを読取る。そして、Ｔ２６において、上記読取られた
データが共通バス１１に転送され、データイネーブル信
号が立上がったときに、上記リードデータがＤＳＰ２０
に取込まれる。

つまり、読取り動作を実行する前に、ＤＩ５〜００の命
令コードをデコーダ４１．４２．４３が判断し、リード
データ実行命令であると解釈し、予め取り込んだホスト
アドレス値に基づいて、読取り動作を実行する。

上記のように、高速マイクロプロセッサ２０からのデー
タイネーブル信号がアクティブになる前に、命令コード
を解釈し、カウンタに予めセットされたアドレスに基づ
いて低速メモリｌＯに書込むので、ウェイト機能を有し
ない高速マイクロプロセッサの命令に基づいて、低速デ
ータメモリ２０に書込むことができる。また、上記高速
マイクロプロセッサからのライトイネーブル信号がアク
ティブになる前に、上記命令コードを解釈し、カウンタ
に予めセットされた値に基づいて書込むので、ウェイト
機能を有しない高速マイクロプロセッサからの命令に基
づいて、低速データメモリ２０からデータを読取ること
ができる。

また、ＤＩＯ〜８を直接デコードし、命令の中に存在す
るアドレスを使用するので、ボートアドレスを必要とせ
ず、インタフェースのピン数を減らすことが可能である
。

上記実施例においてはサイクル信号（ｃｙｃ）がハイの
ときにデータ制御装置３０とデータメモリｌＯとを結ぶ
バスを介してアドレスを転堺し、一方、サイクル信号が
ロウのときに、上記バス１１を介してデータを転送する
ようにしているので、データ制御装置３０のピン数を少
なくすることができるという利点がある。また、サイク
ル信号がロウのときに上記バスを介してデータを転送し
、サイクル信号がハイのときに上記データバスを介して
データを転送するようにしてもよい。

［発明の効果］ 本発明によれば、Ｄ１５〜１１を直接デコードするので
、ライトイネーブル、データイネーブルが出る前に実行
を開始でき、ウェイト機脂を有しない高速マイクロプロ
セッサが低速のメモリ素子をアクセスすることができる
という効果を有する。また、Ｄ１０〜８を直接デコード
し、命令の中に存在するアドレスを使用するので、ボー
トアドレスを必要とせず、インタフェースのピン数を減
らすことができるという効果を有する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図である。 第２図は、上記実施例におけるデータ制御装置の一例を
示すブロック図である。 第３図は、上記実施例におけるデータ制御装置の他の部
分の具体例を示すブロック図である。 第４図は、上記実施例におけるコマンドウォッチ＆タイ
ミングコントローラ４０の具体例を示す図である。 第５図は、上記実施例におけるカウンタセット動作を示
すタイミングチャートである。 第６図は、上記実施例におけるライトデータ実行動作を
示すタイミングチャートである。 第７図は、上記実施例におけるリードデータ実行動作を
示すタイミングチャートである。 １０・・・データメモリ、 ２０・・・高速マイクロプロセッサ、 ３０・・・データ制ｕ４装置、 ３１・・・カウンタ。 ４０・・・コマンドウォッチ及タイミングコントロ特許
出願人　　株式会社アスキー

Claims (4)

【特許請求の範囲】
1. （１）ウェイト機能を有しない高速マイクロプロセッサ
   からの命令コードに基づいてデータメモリに読取り／書
   込みするデータ制御装置であって、 上記データメモリをアクセスする際、上記高速マイクロ
   プロセッサからの読取り許可信号または書込み許可信号
   がアクティブになる前に、上記命令コードを高速マイク
   ロプロセッサのフェッチサイクルと同期して取り込み、
   これを解釈しその命令がデータメモリアクセス命令であ
   る場合、上記データメモリに書込むアドレスを指定する
   カウンタに予めセットされた値に基づいて、上記解釈し
   た命令の実行を開始することを特徴とするデータ制御装
   置。
2. （２）特許請求の範囲第１項において、 上記データ制御装置と上記データメモリとを結ぶバスを
   介して転送するアドレス、データを、アドレス切換信号
   に応じて切換えることを特徴とするデータ制御装置。
3. （３）ウェイト機能を有しない高速マイクロプロセッサ
   からの命令コードに基づいてデータメモリに読取り／書
   込みするデータ制御装置であって、 上記データメモリをアクセスする際、上記高速マイクロ
   プロセッサからの読取り許可信号または書込み許可信号
   がアクティブになる前に、上記命令コードを高速マイク
   ロプロセッサのフェッチサイクルと同期して取り込み、
   これを解釈しその命令がデータメモリアクセス命令であ
   る場合、上記取り込んだ命令コードのポートナンバーを
   使い、命令の実行を行なうことを特徴とするデータ制御
   装置。
4. （４）特許請求の範囲第３項において、 上記データ制御装置と上記データメモリとを結ぶバスを
   介して転送するアドレス、データを、アドレス切換信号
   に応じて切換えることを特徴とするデータ制御装置。