JPH03292557A - マイクロ・プロセツサのバス制御方式 - Google Patents
マイクロ・プロセツサのバス制御方式Info
- Publication number
- JPH03292557A JPH03292557A JP2095321A JP9532190A JPH03292557A JP H03292557 A JPH03292557 A JP H03292557A JP 2095321 A JP2095321 A JP 2095321A JP 9532190 A JP9532190 A JP 9532190A JP H03292557 A JPH03292557 A JP H03292557A
- Authority
- JP
- Japan
- Prior art keywords
- data
- microprocessor
- program
- access
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
コノ発明は、マイクロ・プロセツサのバス制御方式に関
するものである。
するものである。
第２図は、従来方式による機能ブロック図であシ９図に
おいて、（９）はマイクロ・プロセツサ、αＧはメモリ
装置、αＤはマイクロ・プロセツサが周辺回路を制御す
るのに必要な制御信号、α２はマイクロ・プロセツサが
周辺回路を制御するのに必要なアドレスｓ、 ＋１３は
マイクロ・プロセツサが周辺回路とデータのやシとシを
するのに必要なデータ線である。
おいて、（９）はマイクロ・プロセツサ、αＧはメモリ
装置、αＤはマイクロ・プロセツサが周辺回路を制御す
るのに必要な制御信号、α２はマイクロ・プロセツサが
周辺回路を制御するのに必要なアドレスｓ、 ＋１３は
マイクロ・プロセツサが周辺回路とデータのやシとシを
するのに必要なデータ線である。
次ＶＣ動作について説明する。マイクロ・プロセツサｉ
９１ ｎ 、プログラムを実行するのに必要なプログラ
ム・コードと１０グラムを実行していく過程で必要とす
るデータのやシとシの為にメモリ装置αａＫ、対して、
制御信号（Ｉｌｌとアドレス線αｚ２使用し。
９１ ｎ 、プログラムを実行するのに必要なプログラ
ム・コードと１０グラムを実行していく過程で必要とす
るデータのやシとシの為にメモリ装置αａＫ、対して、
制御信号（Ｉｌｌとアドレス線αｚ２使用し。
データ線αＪ経出でデータ・アクセスを行なう。
このとき、プログラム・コードのリードとプログラム実
行の為のデータ・リード及びデータ・ライト動作はバス
の物理的な制約から同時には実行できない。
行の為のデータ・リード及びデータ・ライト動作はバス
の物理的な制約から同時には実行できない。
この為、マイクロ・プロセツサ（９）はプログラム−コ
ードの為の命令キャッシュとデータの為のデータ・キャ
ッシュを持ち、できるだけ同時にメモリ装置Ｑｌｌに対
してアクセスの必要が生じない様にして、メモリ・バス
の競合が起きて性能劣下しないよう回避している。つま
シワデータのリード・ライト動作がないときには、プロ
グラム・コードのリード（つまシ、プログラムのブリ・
フェッチ）ヲ行すい、命令キャッシュにつめてい〈。
ードの為の命令キャッシュとデータの為のデータ・キャ
ッシュを持ち、できるだけ同時にメモリ装置Ｑｌｌに対
してアクセスの必要が生じない様にして、メモリ・バス
の競合が起きて性能劣下しないよう回避している。つま
シワデータのリード・ライト動作がないときには、プロ
グラム・コードのリード（つまシ、プログラムのブリ・
フェッチ）ヲ行すい、命令キャッシュにつめてい〈。
従来のマイクロ・プロセツサのバス制御方式は。
以上のように構成されているので、データ・アクセス頻
度の高いシステムでは、データ・アクセス・サイクルを
連続して行なうことは不可能であシ。
度の高いシステムでは、データ・アクセス・サイクルを
連続して行なうことは不可能であシ。
その間に必ずプログラムのフェッチ・サイクルを挿入し
なければならず、つまクデータ・アクセス・サイクルを
中断することが必要と表シ、結果としてシステムの性能
を劣化させるという問題点があった。
なければならず、つまクデータ・アクセス・サイクルを
中断することが必要と表シ、結果としてシステムの性能
を劣化させるという問題点があった。
この発明は上記のような問題点を解消するため罠なされ
たもので、どんなにデータ・アクセス頻度の高いシステ
ムでも、データ・アクセスを中断することなく、連続し
たデータ・アクセス・サイクルを実行できるとともに、
プログラムのフェッチも並行して行なえることを目的と
する。
たもので、どんなにデータ・アクセス頻度の高いシステ
ムでも、データ・アクセスを中断することなく、連続し
たデータ・アクセス・サイクルを実行できるとともに、
プログラムのフェッチも並行して行なえることを目的と
する。
この発明に係るマイクロ・プロセツサのバス制御方式は
、プログラム領域用とデータ領域用のバスを別個に持ち
、各々のバスを並行して制御可能としたものである。
、プログラム領域用とデータ領域用のバスを別個に持ち
、各々のバスを並行して制御可能としたものである。
この発明における領域別のバスは、各々のバス制御に必
要な制御信号をも別個に持っている為。
要な制御信号をも別個に持っている為。
物理的な制約を互いに受けることなく、完全な並列動作
が可能となる。
が可能となる。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はマイクロ・プロセツサ。
図において、（１）はマイクロ・プロセツサ。
（２１はメモリ装置、 ＋３１．１４１． （５１と（
６１，＋７１． ＋８１は、各々各バスの制御信号、ア
ドレス線、データ線である。
６１，＋７１． ＋８１は、各々各バスの制御信号、ア
ドレス線、データ線である。
次に動作について説明する。マイクロ・プロセツサ（１
）は、プログラムを実行するのに必要なプログラム・コ
ードのリードには、制御信号１（３１，アドレスｉ １
（４１ｋ使用し、データ線１（５）を経由してメモリ
装置（２）とのアクセスを行なう。
）は、プログラムを実行するのに必要なプログラム・コ
ードのリードには、制御信号１（３１，アドレスｉ １
（４１ｋ使用し、データ線１（５）を経由してメモリ
装置（２）とのアクセスを行なう。
一方、プログラムを実行していく過程で必要とするデー
タのやシとシの為には、制御信号２（６１゜アドレスｉ
２ （７＋ ｉ使用し、データ線２（８）を経由して
メモリ装置（２）とのアクセスを行なう。
タのやシとシの為には、制御信号２（６１゜アドレスｉ
２ （７＋ ｉ使用し、データ線２（８）を経由して
メモリ装置（２）とのアクセスを行なう。
この為、１０グラム・コードのリード動作とデータのや
シとシとは、互いに独立して行なうことができる。
シとシとは、互いに独立して行なうことができる。
以上のように、この発明によればマイクロ・１０セツ廿
のバス全プロＩラム領域用とデータ領域用と別個に持ち
、各々のバスを並行して制御可能なように構成したので
、データ・アクセスＭＵの高いシステムにおいてもデー
タ・アクセス・サイクルを中断することなく連続して実
行可能とな夛。
のバス全プロＩラム領域用とデータ領域用と別個に持ち
、各々のバスを並行して制御可能なように構成したので
、データ・アクセスＭＵの高いシステムにおいてもデー
タ・アクセス・サイクルを中断することなく連続して実
行可能とな夛。
システム性能が向上する効果がある。
又、アクセス対象のメモリを別個なものとすれば、動作
スピードの異なるメモリ装置の構成が可能テ、システム
の最適設計が容易に可能とナル。
スピードの異なるメモリ装置の構成が可能テ、システム
の最適設計が容易に可能とナル。
第１図は、この発明の一実施例による機能ブロック図、
第２図は、従来方式による機能ブロック図である。 （１１はマイクロ・プロセツサ、（２）はメモリ装置。 （３）は制御信号１．＋４１はアドレス線１．ｆ５）は
データ線１．＋６１は制御信号２．＋７１はアドレス線
２．（８１はデータ雇２．（９）はマイクロ・プロセツ
サ、ａＧはメモリ装置、αＢは制御信号、α２はアドレ
ス線、 （１３はデータ線である。
第２図は、従来方式による機能ブロック図である。 （１１はマイクロ・プロセツサ、（２）はメモリ装置。 （３）は制御信号１．＋４１はアドレス線１．ｆ５）は
データ線１．＋６１は制御信号２．＋７１はアドレス線
２．（８１はデータ雇２．（９）はマイクロ・プロセツ
サ、ａＧはメモリ装置、αＢは制御信号、α２はアドレ
ス線、 （１３はデータ線である。
Claims (1)
- プログラム領域用とデータ領域用のバスを別個に有し、
各々のバスを同時に動作可能としたことを特徴とするマ
イクロ・プロセツサのバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095321A JPH03292557A (ja) | 1990-04-11 | 1990-04-11 | マイクロ・プロセツサのバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095321A JPH03292557A (ja) | 1990-04-11 | 1990-04-11 | マイクロ・プロセツサのバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03292557A true JPH03292557A (ja) | 1991-12-24 |
Family
ID=14134480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095321A Pending JPH03292557A (ja) | 1990-04-11 | 1990-04-11 | マイクロ・プロセツサのバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03292557A (ja) |
-
1990
- 1990-04-11 JP JP2095321A patent/JPH03292557A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH045216B2 (ja) | ||
| JPS6113629B2 (ja) | ||
| JPS581451B2 (ja) | デ−タ転送方式 | |
| JPH03292557A (ja) | マイクロ・プロセツサのバス制御方式 | |
| JP2568017B2 (ja) | マイクロプロセッサ及びそれを使用したデータ処理システム | |
| JPH0222748A (ja) | 不揮発生メモリ制御回路 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPH04184548A (ja) | メモリ拡張方式 | |
| JPH01162931A (ja) | データ制御装置 | |
| JPS63155254A (ja) | 情報処理装置 | |
| JPH0380355A (ja) | Ｄｍａ転送機構を有する計算機 | |
| JPS62224849A (ja) | デ−タ処理システム | |
| JPS61100856A (ja) | 共有メモリ制御方式 | |
| JPH04352058A (ja) | Ｄｍａ高速データ転送制御方式 | |
| JPH03147046A (ja) | データ処理装置 | |
| JPH0353361A (ja) | Ｉｏ制御方式 | |
| JPH0619735A (ja) | マイクロプロセッサ | |
| JPS62241057A (ja) | 入出力処理高速化回路 | |
| JPH03220654A (ja) | マイクロコンピュータ | |
| JPH0247751A (ja) | チャネル制御方式 | |
| JPH0293971A (ja) | メモリアクセス回路 | |
| JPS6349935A (ja) | 中央制御装置 | |
| JPH01291354A (ja) | データ転送制御装置 | |
| JPH01201730A (ja) | 情報処理装置 | |
| JPH02171949A (ja) | Ｄｍａ転送方式 |