JPH01291354A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 通常はハースｌ−動作モードによるＤＭＡ処理を行い、
ＣＰＵによる処理が必要なときには、自動的にサイクル
スチール動作モードに切り替えるデータ転送制御装置に
関し、 ＤＭＡ処理時に、通常は処理の時間が速いバースト動作
モードで行い、必要に応じて割り込みによりサイクルス
チール動作モードに自動的に切替ができ、それぞれの利
点を生かすことができるデータ転送制御装置を提供する
ことを目的とし、ＤＭＡデータ転送の動作モードをバー
スト動作モードとサイクルスチール動作モードとに切り
替えるＤＭＡコン１−ローラと、入出力装置から発止す
る割込み要求信号を横取りして、前記中央制御装置のス
タックポインタの位置を格納しておき、外部の記憶装置
に設けられたスタックエリアのアクセスを監視して、前
記スタックポインタの位置を読み出したときに、バース
ト動作モードをサイクルスチール動作モードに切り替え
る切替制御信号を前記ＤＭＡコントローラに出力する切
替制御部とを有するように構成する。

〔産業上の利用分野〕

本発明は、データの転送制御装置に係り、通常はハース
Ｉ・動作モードによるｌ）　Ｍ　Ａ処理を行い、ＣＰＵ
による処理が必要なときには、自動的にザイクルスヂー
ル動作で−Ｉ′に切り替えるデータ転送制御装置に関す
る。

〔従来の技術〕

従来、マイクロコンピュータ等によりデータ処理を行う
場合に、検索作業、編簗作業等の処理が必要になる。例
えば、編築作業では、人出刃命令の中央制御装置（ＣＰ
　Ｕ）の実行によるフェッチサイクルでメモリの所定記
１９領域からデータを読み出し、別の記憶領域に書き込
むことにより行う。

従っζ、非常に多くの時間がががるため、ｃ　ｐ　ｕを
介さずにデータを転送する方式として、ＤＭＡ（Ｄｉｒ
ｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ＞転送方式がある
。ごのＤ　Ｍ　Ａ　転送には、９イクルスチ一ル動作モ
ー（、バースト動作モーｌ゛等がある。サイクルスチー
ル動作モードは、ＣＩ）　Ｕによるプログラムの１命令
の実行と、一定容量（通常１ハイド程度）のデータ転送
とを交互に行うものであり、またバースト動作モーＩ−
は、ＣＩ）　ＩＪによるプログラムから切り離して多量
のデータを１度に転送するものである。

〔発明が解決しようとする課題〕

しかし、従来のサイクルスチール動作モー１′によるデ
ータ転送では、ＣＩ）　Ｕの処理が一定時間（ＤＭＡ処
理中）以上に待たされることはないが、ＤＭＡ処理に時
間がかかり、またハースＩ・動作モードによるデータ転
送では、ＤＭＡ処理の時間は速いが、このＤＭＡ処理中
にば全＜ｃｐｕの処理ができない等の問題点があった。

本発明は、このような問題点を解決するために成された
もので、ＤＭＡ処理時に、通常は処理の時間が速いハー
スＩ・動作上−１−′で行い、必要に応じて割り込みに
よりサイクルスチール動作モー１−に自動的に切替がで
き、それぞれの利点を生かすことができるデータ転送制
御装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明のデータ転送装置の原理を説明するブロ
ック図である。同図において、１１ば中央制御装置（Ｃ
ＰＵ）　、１２はハスラインを介してＣＰＵＩＩに接続
されスタックエリアの記憶領域を有するＲＡＭ等からな
る記憶装置（メモリ）、１３ば同様にパスラインを介し
てＣＰＵＩＩに接続され所定データの記憶領域を有する
ＲＡＭ等からなる記憶装置（メモリ）、１４ばパスライ
ンを介しζＣＩＩ）　Ｕ　１１に接続された入出力装置
（１１０）、１５は入出力装置１４から出力される割込
み要求信号（ＩＲＱ）に応じ°ζメモリ１２内のスタッ
クエリ）′のアクセスを監視し、バースト動作モードと
サイクルスチール動作モードとの切替えを制御する切替
制御部、１６はＤＭ八へ能を管理するＤＭＡコントロー
ラ、１７はＤＭＡコントローラ１６により制御されパス
ラインをＤＭＡ処理に切り替える切替部である。

〔作　　　用〕

本発明のデータ転送制御装置では、切替制御部１５でＤ
ＭＡ処理の起動がかけられると、最初にハース；−動作
モードでＤＭＡ処理が行われる。次に、切替制御部１５
は、入出力装置１４から割込み要求（ＩＲＱ）信号が出
力されると、割込み処理にお＆ノるＣＰＵＩ　１のスタ
ックポインタの位置を格納しておき、ＤＭＡ処理のモー
ドをバースト動作モードからサイクルスチール動作モー
ドに切り替える切替制御信号をＤＭＡコントローラ１６
に出力する。ＤＭＡコントローラ１６は、切替部１７を
制御しハスラインを切り替える。切替制御部１５ば、常
にスタックエリアのアクセスを監視してＣＰＵＩＩが予
め格納されているスタックポインタの位置を読んだとき
、割込みが終了したと判断して、再びバースト動作モー
ドに切り替えてＤＭＡ処理を続行する。従って、通常は
バースト動作モー１−によるＤＭＡ処理を行い、ＣＰＵ
Ｉ　１による処理が必要なときには、自動的にサイクル
スチールリＪ作モードに切り替わり、ＣＰＬｌｌｌによ
る処理の終了により、再びバースト動作モードによるｌ
）ＭΔ処理を行・うことができる。これにより、それぞ
れの動作七−１−における利点を生か喝−ことができる
。

〔実　　施　　例〕

以下、本発明の一実施例について、図面を参照して説明
する。

第２図は本発明のＤＭΔモードの切替えを行う第１図の
切替制御部１５の一例を示ずブ１コック図である。同図
において、第１図に示す入出力装置１４から出力される
割込み要求信号（ＩＩ々Ｑ）は、ランチ回路２１のセン
ト入力端子に入力される。

このランチ回路２１の出力信号は、割込みオン信号（Ｉ
ＲＱＯＮ）として、割込み開始検出回路２２に与えられ
る。この割込め開始検出回路２２は、後に詳細に説明す
る如く、割込め開始時において、最初のノモリチ／プが
選択されたことを示すチンブセレク）・信号（ＲＡＭＣ
３）とアクセスが書込みを指定〕゛るライト信号（ＷＴ
）とを入力として、最初のチップセレクト信号（ＲＡＭ
Ｃ３Ｉ）とライト信号（Ｖ〒了）とを出力する回路であ
る。最初の千ノブセレクト信号（ＲＡＭＣ３ｌ）とライ
ト信号（Ｖ〒了）とは、オアゲート２３に入力され、こ
のオアゲート２３の出力は、第１のアドレスランチ回路
２４のクロック端子に与えられる。

この第１の７１・ルスラノチ回路２４には、第１図に示
すメモリ１２のスタックエリアメモリデータがデータ入
力端子に与えられ、また割込み要求信号（ＩＲＱ）をイ
ンハーク２５で反転した信号がリセット端子に与えられ
る。一方、割込みオン信号−（ＩＲＱＯＮ）　と、千ノ
ブセレクト（言号（ＲＡＭＣ３）をインバータ３２で反
転した信号は、アン１−ゲー［・２６に入力される。そ
して、このアン）・ゲーＩ・２６の出力とアクセスが８
売出しを指定するり−１・信号（ＲＤ）とは、オアゲー
ト２７に人力され、このオアゲート２７の出力は、第２
のアドレスランチ回路２８のクロック端子に与えられる
。この第２のアドレスランチ回路２８には、第１図に示
ずノ゛［す１２のスタックエリアメモリデータがデータ
入力端子に与えられ、ま）こ割込み要求信号（ＩＲＱ）
をインハーク２９で反転した信号がリセット端子に与え
られる。上記第１及び第２のアドレスランチ回路２４．
２８の出力は、それぞれ比較回路３０の入力端子に与え
られる。この比較回路３０の一致出力信号は、ザイクル
スチール動作モー１−とバースト動作モードを切替える
Ｔ−−ｌ’切替回Ｉ洛３１に出力される。このモード切
替回路３１は、切替制御信号を第１図に示すＤＭＡコン
１−１コーラＩＧに出力される。

第３図は第２図の割込み開始検出回路の一例を示すブロ
ック図である。同図において、割込めオン信号（ＩＲＱ
ＯＮ）は、第１のＤ−ＦＦ　（デイレイ・フリップフロ
ップ）４１の入力端子に入力され、この第１のＤ−ＦＦ
４１の出力（Ｑ）は、第２の１〕・ＦＦ４２の入力端子
に入力されている。

第１のＤ−ＦＦ４１の出力（Ｑ）と、第２のＤ・ＦＦ４
２の出力（Ｑ）は、ナン］・ゲート４３の入力端子に入
力され、このナンｌ”ゲート４３の出力１；Ｊ：、Ｒ３
−ＦＦ（リセットセット・プリンプフロソプ）４４のセ
ント入力端子に入力される。一方、ライト信号（ＷＴ）
をインバータ４５で反転した信号は、第３のＤ−ＦＦ４
６の入力端子に入力され、この第３のＤ−ＦＦ４６の出
力（Ｑ）は、第４のＤ−ＦＦ４７の入力端子に入力され
ている。

第３のＤ−ＦＦ４６の出力（Ｑ）と、第４のＤ・ＦＦ４
７の出力（Ｑ＞は、ナンドゲ−１・４８の入力端子に入
力され、このナンドゲ−１・４８の出力ば、」二記Ｒ３
−ＦＦ４４のリセット入力端子に入力される。」二記各
第１乃至第４のＤ−ＦＦ４１゜４２．４Ｇ、’４７のク
ロック入力端子には、クロック信号が与えられている。

そして、ＲＳ　−Ｆ　Ｆ４４の出力とチップセレクト信
号（ＲＡＭＣ３）をインハーク４９で反転した信号がチ
ン１ゲート５０の入力＆：：ｌ了に入力され、またＲ３
−ＦＦ４４の出力とインバータ４５の出力がチン１ゲー
ト５１の入力端子に入力され、それぞれの出力が最初の
チノプセレクＩ・信号（ＲＡＭＣ３Ｉ）とライ１へ信号
（ＷＴＩ）となっている。

次に、上記構成からなるデータ転送制御装置の動作につ
いて説明する。

第４図はデータ転送制御装置全体の動作フ１コーチヤー
ドである。同図において、まず、始めにＤＭＡの起動が
バースト動作モーｉ・で開始し、バースト動作によるＤ
ＭＡ処理が行われる（ステップＳ　’Ｔ’　１、ステッ
プ５Ｔ２）。次に、切替制御部１５は、入出力装置１４
から割込み要求（ＩＲＱ＞信号が出力されるかどうか判
断しくステップ５Ｔ３）、割込み要求信号（ＩＲＱ）が
出力されたときその信号を横取りし、バースト動作モー
ドからサイクルスチール動作モードに切り替える切替制
御信号をＤＭＡコン）司コーラ１６に出力し、このＤＭ
Δコン１０−ラ１６が切替部１７を制御し、サイクルス
チール動作モードによる切替え処理が行われる（ステッ
プ５Ｔ４）。次に、ＣＰＵＩ　］は、割込め要求信号（
ＩＲＱ）を受は入れた後、通常の割込み処理と同様に、
ＣＰＵＩＩは、アキ−ノー　１．レークレジスタ、汎用
レジスタ、フラッグレジスタ、インデックスレジスタ等
の内蔵レジスタの内容を外部に設けたメモリ１２のスタ
ックエリアに格納する（ステップＳＴ５、ステップ５Ｔ
６）。

そして、ＣＰＵ１１は、割込み処理を行い、次に割込み
処理から元に戻る時のリターン　インクラブｌ−命令を
出し、スタックエリアの内容がＣＰＵ１１の内蔵レジス
タに戻される（ステップＳＴ７〜ステップＳ　’Ｆ９　
）。このとき、切替制御部１５は、スタックエリアのア
ドレスが元に戻ったか監視し、戻ったときにサイクルス
チール動作モードからハースＩ・動作モーＩ−に切り替
える（ステップ５ＴＩＯ、ステップ５ＴＩＩ）。そして
、再び、バースト動作によるＤＭＡ処理に戻る。

次に、上記第２図に示す切替制御部１５の動作につい゛
ζ説明する。割込み要求信号（ＩＲＱ）は、ラッチ回路
２１に格納され、ごのラッチ回路２１から割込みオン信
号（ＩＲＱＯＮ）が出力される。

’ｌ’；Ｑ込み開始検出回路２２は、チップセレクト信
汁（ＲＡＭＣ３）とライ１−１言１号（Ｗゴ〕とを入力
と　　′して、最初のデツプセレクト信号（ＲＡＭＣ３
Ｉ）とライト信号（ＷＴＩ）とをオアゲート２３に与え
、このオアゲー１−２３の出力が第１のアトレスラッチ
回路２４のクロック端子に与えられる。なお、ここでチ
ンプセレクト信号（ＲＡＭＣ３）とライ１−信号（ＷＴ
）とのタイミングは、第５図に示す如く、アドレス信号
入力に、チンプセレクト信可（ＲＡＭＣ３）とライト信
−リー（ＷＴ）がアクティブローでライト　（またはり
一ド）を指定する。

すなわち、第１の７トレスラツチ回路２４では、割込み
の最初のメモリ１２のスタックエリアのアドレスデータ
が格納される。一方、同様の動作により第２のアドレス
ランチ回路２８に割り込み中の千ツブセレクト 号（ＩＩ＋））により、スタックエリアのアドレスデー
タが格納される。すなわち、スタックエリアのアクセス
位置が格納される。そしζ、比較回路３０では、第１の
アトレスラッチ回路２４と第２のアドレスラソーｙ−回
路２８のアトルスデークの一致が比較される。一致した
ときには、最初のスクソクボインクの位置を読んだこと
になり、割込のが終了したと判断して一致出力を、モー
ド切替回路３■に出力する。この一致出力によりモード
切替回路３１ば、ＤＭＡコン１−ローラ１６に切替制御
信号を出力する。すなわち、切替制御部１５は、割込み
の最初にはスタックポインタの位置を記１，ａしておき
、割り込みが終了した時に、元のスタックポインタの位
置に戻ったことを監視して、モード切替信号をＤＭＡコ
ントローラ１６に出力するよう動作する。

次に、割込み開始検出回路２２の詳細動作を説明する。

第６図は割込み開始検出回路２２の動作タイミングチャ
ートである。同図において、割込み要求があったとき、
割込みオン信号（ＩＲＱＯＮ）は、ローレベルからハイ
レベルに立ち上がる信号となる。第１のＤ−ＦＦ４１と
第２のＤ−ＦＦ４２と及びナントゲート４３により、割
込みオン信号（ＩＲＱＯＮ）の立ち上がりが検出され、
ナンドゲ−１−４３の出力は、割込みオン信号（ＩＲＱ
ＯＮ）が立ち」二がった後１クロック間のみローレベル
となる信号を出力する。また、第３のＤ−ＦＦ４６と第
４のＤ　−Ｆ　Ｆ　４．７と及びナントゲート８により
、ライＩ・信号（ＷＴ）の立ち」二がりが検出され、ナ
ンドゲ−１−４８の出力は、ライ１−信号（　Ｗ　Ｔ　
）の立ち上がった後１クロック間のめローレベルとなる
信号を出力する。ナントゲー１−　４．　３　。

４８を入力とするＲ　Ｓ　−　Ｆ　Ｆ　４　４の出力ば
、割込みオン信号（Ｉ　ＲＱＯＮ）の立ち上がりからラ
イト信号（Ｗ′ｒ）の立ち」二がりまでの間のみ、ハイ
レベルとなる信号を出力する。従って、ごのＲｓ・ＦＦ
４４の出力とチップセレクト信号（ＲへＭＣＳ）及びラ
イＩ・信号（ＷＴ）とが入力されるナントゲー１−５０
．５１の出力しＪ、割り込み中の最初のチップセレクト
信号（ＲＡＭＣＳＩ）及びライｌ−信号（ＷＴＩ）とが
得られる。すなわち、割り込みの開始が検出される。

なお、上記実施例において、割込み開始検出回路２２は
、少なくとも割り込みの最初のスクソクポインタの位置
を検出できればよく、種々の回路で実現でき実施例の回
路に限定されない。

〔発明の効果〕

以上詳細に説明したように、本発明によれば通當はハー
ス１−動作モード゛によるＤＭＡ処理を行い、ＣＰＵに
よる処理が必要なときには、自動的にサイクルスチール
動作モー１に切り替わり、ＣＰＵによる処理の終了によ
り再びバースト動作モードによるＤＭＡ処理を行うよう
しているため、Ａ席は処理の時間が速いバースト動作モ
ードで行い、必要に応じて割込みによりサイクルスチー
ル動作モードに自動的に切り替えができ、それぞれの利
点を生かすことができる。

【図面の簡単な説明】

第１図は本発明のデータ転送装置の原理を説明するブロ
ック図、 第２図は第１図の切替制御部の一例を示すブロック図、 第３図は第２図の割込み開始検出回路の一例を示すブロ
ック図、 第４図はデータ転送制御装置全体の動作フローチャー１
〜、 第５図はチップセレクト信号とライト信号のタイミング
チャート、 第６図は第２図の割込み開始検出回路の動作タイミング
チャートである。 １１・・・ｃｐｕ。 １２、１３・・・メモリ、 １４・・・入出力装置、 １５・・・切替制御部、 １６・・・ＤＭＡコントローラ、 １７・・・切替部。 特許出願人　　富士通機電林式会社 読Ｊ−エし高き■ｈｉ与の９イ冬ンク鴇−ト第５図 ＴＩ＋１八八日 へへ明実施イブ１１の動４乍フロースート第４図 害＋ｌ仄り関棒呂検出回蹄の動ず下クイミンク）〜−ト
第６図

Claims (1)

1. 【特許請求の範囲】 ＤＭＡデータ転送の動作モードをバースト動作モードと
   サイクルスチール動作モードとに切り替えるＤＭＡコン
   トローラ（１６）と、 入出力装置（１４）から発生する割込み要求信号を横取
   りして、中央制御装置（１１）のスタックポインタの位
   置を格納しておき、外部の記憶装置（１２）に設けられ
   たスタックエリアのアクセスを監視して、前記スタック
   ポインタの位置を読み出したときに、バースト動作モー
   ドをサイクルスチール動作モードに切り替える切替制御
   信号を前記ＤＭＡコントローラ（１６）に出力する切替
   制御部（１５）と、 を有することを特徴とするデータ転送制御装置。