KR960035262A - 데이터 처리 시스템에서 인터럽트 대기의 선택적인 제어를 위한 방법과 장치 - Google Patents

데이터 처리 시스템에서 인터럽트 대기의 선택적인 제어를 위한 방법과 장치 Download PDF

Info

Publication number
KR960035262A
KR960035262A KR1019960008688A KR19960008688A KR960035262A KR 960035262 A KR960035262 A KR 960035262A KR 1019960008688 A KR1019960008688 A KR 1019960008688A KR 19960008688 A KR19960008688 A KR 19960008688A KR 960035262 A KR960035262 A KR 960035262A
Authority
KR
South Korea
Prior art keywords
instruction
instructions
interrupt
data processing
processing system
Prior art date
Application number
KR1019960008688A
Other languages
English (en)
Other versions
KR100405843B1 (ko
Inventor
씨. 모이어 윌리암
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR960035262A publication Critical patent/KR960035262A/ko
Application granted granted Critical
Publication of KR100405843B1 publication Critical patent/KR100405843B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Bus Control (AREA)

Abstract

본 발명은 데이터 처리 시스템(10)에서 인터럽트 대기를 선택적으로 제어하기 위한 방법과 장치에 관한 것이다. 한 실시예에서, 본 발명은 명령의 실행 완료전에 인터럽트 요구에 의해 명령의 실행이 인터럽트 되었는지의 여부에 대한 결정을 위해 인터럽트 제어 레지스터 비트 필드를 이용한다.
본 발명의 또 다른 실시예에서 제1세트의 명령은 실행중에 인터럽트될 수 있고, 반면에 제2세트의 명령은 항상 실행을 완료한다. 제1세트의 명령에 속한 어떤 명령들은 사용자가 프로그램할 수 있거나(레지스터 비트 필드(52)에 의해) 고정되어질 수 있다. 인터럽트 대기를 줄이기 위해 가장 긴 실행 시간을 가지는 명령들을 제1세트의 명령어의 일부로 하는 것이 어떤 데이터 처리 시스템에서는 유리하다.

Description

데이터 처리 시스템에서 인터럽트 대기의 선택적인 제어를 위한 방법과 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 데이터 처리 시스템(10)을 도시한 블록 다이어그램, 제2도는 본 발명의 실시예에 따른 제1도의 인터럽트 회로(28)를 도시한 블록 다이어그램, 제3도는 본 발명의 실시예에 따른 제1도의 CPU(12)의 일부분을 도시한 블록 다이어그램.

Claims (3)

  1. 데이터 처리 시스템(10)을 동작 방법에 있어서, 제1명령어를 디코딩하는 단계(226)와, 상기 제1명령어의 실행을 개시하는 단계(227)와, 상기 제1명령어를 실행하는 동안 인터럽트 요구를 허용하는 단계(229)와, 상기 데이타 처리 시스템(10)을 인터럽트하고 저장회로(50)가 제1값을 저장하고 있을때, 상기 제1명령 및 제2명령(218,219,230) 사이의 명령 경계에서 인터럽트 요구를 처리하는 단계와, 상기 저장회로(50)가 제2의 값을 저장하고 있을 때, 데이터 처리 시스템(10)을 인터럽트하고, 상기 제1명령 및 제2명령(218,219,231,234)의 명령 경계나 그 앞에서 상기 인터럽트 요구를 처리하는 단계를 포함하는 것을 특징으로 하는 데이타 처리 시스템 동작 방법.
  2. 데이터 처리기(10)에 있어서, 인터럽트 요구를 받아들이는 인터럽트 회로 소자(40)와, 인터럽트 제어값을 저장하는 제1저장 회로(50)와, 제1명령과 제2명령 사이의 명령 경계에서 검출하는 명령 경계 검출 회로 소자(104)와, 상기 인터럽트 회로 소자(40), 제1저장 회로(50) 및 상기 명령 경계 검출 회로에 연결되고 상기 제1 및 제2명령의 실행을 제어하는 제어 회로 소자(100)를 포함하며, 상기 인터럽트 제어값이 제1값을 갖고 상기 인터럽트 회로 소자(40)가 상기 제1명령이 실행되는 동안 상기 인터럽트 요구를 받아들이면 상기 제어 회로 소자는 상기 제1 및 상기 제2명령 사이의 상기 명령 경계에서 인터럽트 요구를 처리하며, 상기 인터럽트 제어값이 제2값을 갖고 상기 인터럽트 회로 소자(40)가 제1명령이 실행되는 동안 상기 인터럽트 요구를 받아들이면, 상기 제어 회로 소자(100)는 상기 제 1 및 상기 제2명령 사이의 명령 경계 또는 그 앞에서 인터럽트 요구를 처리하는 것을 특징으로 하는 데이타 처리기(10).
  3. N과 K가 양의 정수인 제1세트의 N명령과 제2세트의 K 명령을 갖는 데이터 처리 시스템(10) 동작 방법에 있어서, 제1명령의 실행 개시 단계(227)와, 제1명령의 실행중 제1인터럽트 요구를 받는 단계(229)와, 상기 제1명령이 상기 제1세트의 N 명령에 속하고(218) 제1제어 레지스터 필드가 제1값을 가지면(219) 상기 제1명령의 실행을 완료하는 단계(230)와, 상기 제1인터럽트 요구를 처리하는 단계(234)와, 제2명령어 실행을 개시하는 단계(235)를 포함하고, 상기 제1명령이 상기 제1세트의 명령에 속하고(218) 상기 제1제어 레지스터 필드가 제2값을 가지며(219), 상기 제1명령의 실행이 완료되지 않으면(220) 상기 제1명령의 실행을 중단하는 단계(231)와, 상기 데이터 처리시스템(10)을 상기 제1명령의 실행 개시전의 상태로 되돌리는 단계(232)와, 상기 데이터 처리 시스템(10)을 인터럽트하고 상기 제1상기 데이터 처리 시스템(10)을 인터럽트하고 상기 제1인터럽트 요구를 처리하는 단계(233)와, 상기 제1명령의 실행 개시의 상기 단계를 반복하는 단계(212,227)와, 상기 제1명령이 상기 제2세트의 K 명령에 속하면, 상기 제1명령의 실행을 완료하는 단계(230)와, 상기 제1인터럽트 요구를 처리하는 단계1(234)와, 상기 제2명령의 실행을 개시하는 단계(235)를 포함하는 것을 특징으로 하는 데이터 처리 시스템(10) 동작 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960008688A 1995-03-31 1996-03-28 데이터처리시스템에서인터럽트대기의선택적제어를위한데이터처리시스템동작방법과데이터처리기 KR100405843B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/414,466 US5889973A (en) 1995-03-31 1995-03-31 Method and apparatus for selectively controlling interrupt latency in a data processing system
US414,466 1995-03-31

Publications (2)

Publication Number Publication Date
KR960035262A true KR960035262A (ko) 1996-10-24
KR100405843B1 KR100405843B1 (ko) 2004-04-03

Family

ID=23641577

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960008688A KR100405843B1 (ko) 1995-03-31 1996-03-28 데이터처리시스템에서인터럽트대기의선택적제어를위한데이터처리시스템동작방법과데이터처리기

Country Status (4)

Country Link
US (1) US5889973A (ko)
EP (1) EP0735462A2 (ko)
JP (1) JP3787385B2 (ko)
KR (1) KR100405843B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101483105B1 (ko) * 2013-07-31 2015-01-16 한국항공우주산업 주식회사 낙하산강하 훈련모드기능이 구비된 비행시뮬레이터장치 및 그 제어방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0927931B1 (en) * 1997-12-31 2007-02-21 Texas Instruments Inc. Interruptable multiple execution unit processing during operations utilizing multiple assignment of registers
US6378022B1 (en) 1999-06-17 2002-04-23 Motorola, Inc. Method and apparatus for processing interruptible, multi-cycle instructions
US6526514B1 (en) * 1999-10-11 2003-02-25 Ati International Srl Method and apparatus for power management interrupt processing in a computing system
US6775727B2 (en) 2001-06-23 2004-08-10 Freescale Semiconductor, Inc. System and method for controlling bus arbitration during cache memory burst cycles
EP1313014B1 (en) * 2001-11-15 2010-03-03 Texas Instruments France Interruptible and re-entrant instruction for cleaning a region of a cache memory
US7013357B2 (en) * 2003-09-12 2006-03-14 Freescale Semiconductor, Inc. Arbiter having programmable arbitration points for undefined length burst accesses and method
US20070083736A1 (en) * 2005-10-06 2007-04-12 Aravindh Baktha Instruction packer for digital signal processor
JP5087884B2 (ja) * 2006-08-11 2012-12-05 富士通セミコンダクター株式会社 データ処理ユニット、およびこれを使用したデータ処理装置
US8191085B2 (en) 2006-08-29 2012-05-29 Freescale Semiconductor, Inc. Method and apparatus for loading or storing multiple registers in a data processing system
ATE501484T1 (de) * 2007-05-07 2011-03-15 Software Ag Verfahren und server zur synchronisierung einer vielzahl von auf eine datenbank zugreifenden clients
US8688964B2 (en) * 2009-07-20 2014-04-01 Microchip Technology Incorporated Programmable exception processing latency
US9116742B1 (en) * 2011-07-20 2015-08-25 Marvell International Ltd. Systems and methods for reducing interrupt latency
GB2517493A (en) * 2013-08-23 2015-02-25 Advanced Risc Mach Ltd Handling access attributes for data accesses
US9591015B1 (en) 2014-03-28 2017-03-07 Fireeye, Inc. System and method for offloading packet processing and static analysis operations
US10805340B1 (en) 2014-06-26 2020-10-13 Fireeye, Inc. Infection vector and malware tracking with an interactive user display
US9690933B1 (en) 2014-12-22 2017-06-27 Fireeye, Inc. Framework for classifying an object as malicious with machine learning for deploying updated predictive models
US9838417B1 (en) 2014-12-30 2017-12-05 Fireeye, Inc. Intelligent context aware user interaction for malware detection
US10148693B2 (en) 2015-03-25 2018-12-04 Fireeye, Inc. Exploit detection system
US9483644B1 (en) 2015-03-31 2016-11-01 Fireeye, Inc. Methods for detecting file altering malware in VM based analysis
US9772963B2 (en) * 2015-07-26 2017-09-26 Nxp Usa, Inc. Interrupt management system for deferring low priority interrupts in real-time system

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291371A (en) * 1979-01-02 1981-09-22 Honeywell Information Systems Inc. I/O Request interrupt mechanism
US4709324A (en) * 1985-11-27 1987-11-24 Motorola, Inc. Data processor control unit having an interrupt service using instruction prefetch redirection
US4885682A (en) * 1986-12-01 1989-12-05 Nec Corporation Microprogram controller for detecting the occurrence of an interrupt request or a termination of a string instruction
JPH0474229A (ja) * 1990-07-17 1992-03-09 Toshiba Corp 情報処理装置
FR2680591B1 (fr) * 1991-08-22 1996-01-26 Telemecanique Controleur d'interruption programmable, systeme interruptif et procede de controle d'interruption.
US5317745A (en) * 1992-01-10 1994-05-31 Zilog, Inc. Minimal interrupt latency scheme using multiple program counters
JPH05265773A (ja) * 1992-03-23 1993-10-15 Nec Corp 情報処理装置
US5437039A (en) * 1992-05-21 1995-07-25 Intel Corporation Servicing transparent system interrupts and reducing interrupt latency
JPH064321A (ja) * 1992-06-19 1994-01-14 Matsushita Electric Ind Co Ltd 割り込み管理方式
JPH0635716A (ja) * 1992-07-21 1994-02-10 Toshiba Corp マイクロプロセッサ
US5404536A (en) * 1992-09-15 1995-04-04 Digital Equipment Corp. Scheduling mechanism for network adapter to minimize latency and guarantee background processing time
EP0621535B1 (en) * 1993-04-23 2000-03-15 Advanced Micro Devices, Inc. Interrupt handling
JP2513417B2 (ja) * 1993-07-05 1996-07-03 日本電気株式会社 情報処理装置
US5613129A (en) * 1994-05-02 1997-03-18 Digital Equipment Corporation Adaptive mechanism for efficient interrupt processing
US5535380A (en) * 1994-12-16 1996-07-09 International Business Machines Corporation System to reduce latency for real time interrupts
US5638525A (en) * 1995-02-10 1997-06-10 Intel Corporation Processor capable of executing programs that contain RISC and CISC instructions
JP2625402B2 (ja) * 1995-05-24 1997-07-02 日本電気株式会社 マイクロプロセッサ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101483105B1 (ko) * 2013-07-31 2015-01-16 한국항공우주산업 주식회사 낙하산강하 훈련모드기능이 구비된 비행시뮬레이터장치 및 그 제어방법

Also Published As

Publication number Publication date
JPH08286930A (ja) 1996-11-01
EP0735462A2 (en) 1996-10-02
KR100405843B1 (ko) 2004-04-03
US5889973A (en) 1999-03-30
JP3787385B2 (ja) 2006-06-21

Similar Documents

Publication Publication Date Title
KR960035262A (ko) 데이터 처리 시스템에서 인터럽트 대기의 선택적인 제어를 위한 방법과 장치
KR920001319A (ko) 처리기 및 처리기의 처리방법
KR910012910A (ko) 저소비 전력 반도체 집적회로장치 및 마이크로 프로세서
JP2655615B2 (ja) 情報処理装置
KR930002959A (ko) Scsi 컨트롤러, 그것을 사용한 정보처리 시스템 및 그 제어방법
EP0349004A3 (en) Data processor capable of treating interrupt at a high speed
JPH056281A (ja) 情報処理装置
JPH0573296A (ja) マイクロコンピユータ
JPH0876876A (ja) マイクロプロセッサのクロック供給制御回路
JP3414579B2 (ja) プログラマブルコントローラ
JPS6267655A (ja) マイクロコンピユ−タ
JP2508979B2 (ja) バス制御装置
JPH036758A (ja) マイクロプロセッサ
JPS6230452B2 (ko)
JPS62151936A (ja) マイクロプロセツサに内蔵されるキヤツシユ回路
JPH03223931A (ja) データ処理装置
JPH04131931A (ja) 実アドレスロード命令制御方式
JPH07110772A (ja) データ処理装置
JPH052472A (ja) 演算装置
JPS6265134A (ja) 割込み処理方式
JPH0581041A (ja) 情報処理装置
JPS62243031A (ja) 情報処理装置
JPH0579652U (ja) 情報処理装置
JP2000039906A (ja) プログラマブルコントローラ
JPS6027032A (ja) プログラム起動方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20141023

Year of fee payment: 12

EXPY Expiration of term