JPH04184548A - メモリ拡張方式 - Google Patents
メモリ拡張方式Info
- Publication number
- JPH04184548A JPH04184548A JP31460290A JP31460290A JPH04184548A JP H04184548 A JPH04184548 A JP H04184548A JP 31460290 A JP31460290 A JP 31460290A JP 31460290 A JP31460290 A JP 31460290A JP H04184548 A JPH04184548 A JP H04184548A
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- memory
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- signals
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 210000000078 claw Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＰＵからアクセスされアドレスとデータを記憶するメ
モリの利用空間を拡張するメモリ拡張方式簡単なハード
ウェアにより、 ｃｐｕによるメモリの利用空間を増加
させることの可能な方式を目的とし、 ＣＰＵからの状態信号により、メモリへのアクセスの為
の制御信号を発生するメモリ切換制御部と、該アクセス
の為のアドレスコード専用のメモリとデータ専用のメモ
リとを具え、ＣＰＵからメモリへのアクセスの為の制御
信号をアドレスコード用とデータの読み書き用とに分け
てＣＰＵからアクセスされるメモリの利用空間を２倍に
拡張するように構成する。
モリの利用空間を拡張するメモリ拡張方式簡単なハード
ウェアにより、 ｃｐｕによるメモリの利用空間を増加
させることの可能な方式を目的とし、 ＣＰＵからの状態信号により、メモリへのアクセスの為
の制御信号を発生するメモリ切換制御部と、該アクセス
の為のアドレスコード専用のメモリとデータ専用のメモ
リとを具え、ＣＰＵからメモリへのアクセスの為の制御
信号をアドレスコード用とデータの読み書き用とに分け
てＣＰＵからアクセスされるメモリの利用空間を２倍に
拡張するように構成する。
本発明はＣＰＵの制御により使用できるメモリ空間を増
やすためのメモリ拡張方式に関する。
やすためのメモリ拡張方式に関する。
近年、ＣＰＵによる処理の高度化に伴い、ＣＰＵの扱う
データ量が増大している。しかし、ＣＰＵからメモリへ
のアドレスラインの数が限られているため、メモリの使
用できる空間が限られる。このため、限られた数のアド
レスラインで、メモリの使用空間を有効に増加させる方
法が必要とされている。
データ量が増大している。しかし、ＣＰＵからメモリへ
のアドレスラインの数が限られているため、メモリの使
用できる空間が限られる。このため、限られた数のアド
レスラインで、メモリの使用空間を有効に増加させる方
法が必要とされている。
従来、一般にＣＰＵによるメモリへのアクセスは第３図
の如く、ＣＰＵ １とメモリ７との間に、例えば２０本
のアドレス線Ａ。−Ａ１．があり、メモリ７とデータバ
ス６との間に１６本のデータ線り。〜Ｄｌｌｌがある場
合、メモリ７の使用空間は最大ＩＭＢｙｔｅとなる。そ
して従来のメモリ拡張方式である第４図のソフトウェア
によるメモリバンク切換方式は、同一のアドレスＡ。−
Ａ＋ｓに、複数のメモリ７を配置し、ＣＰＵ １に制御
されるｒ１０バンク切換制御部８のソフトウェアにより
、使用するメモリ７を切り換えて、メモリの使用空間を
増やしていた。
の如く、ＣＰＵ １とメモリ７との間に、例えば２０本
のアドレス線Ａ。−Ａ１．があり、メモリ７とデータバ
ス６との間に１６本のデータ線り。〜Ｄｌｌｌがある場
合、メモリ７の使用空間は最大ＩＭＢｙｔｅとなる。そ
して従来のメモリ拡張方式である第４図のソフトウェア
によるメモリバンク切換方式は、同一のアドレスＡ。−
Ａ＋ｓに、複数のメモリ７を配置し、ＣＰＵ １に制御
されるｒ１０バンク切換制御部８のソフトウェアにより
、使用するメモリ７を切り換えて、メモリの使用空間を
増やしていた。
ところが、第４図の従来方式は、ＣＰＵ Ｉに制御され
たＩ１０バンク切換制御部８のソフトウェアによる複数
のメモリ７の切換が必要であり、ＣＰＵ １へのインタ
ラブド（割り込み）等で、アドレス線Ａ０〜Ａ１ｍのコ
マンドのフェッチ先のアドレスが変化した場合などに、
制御が複雑となり、また、ハードウェアの構成も大規模
となるという問題があった。本発明の目的は、簡単なハ
ードウェアにより、 ＣＰＵによるメモリの使用空間を
増加させることの可能な方式を提供することにある。
たＩ１０バンク切換制御部８のソフトウェアによる複数
のメモリ７の切換が必要であり、ＣＰＵ １へのインタ
ラブド（割り込み）等で、アドレス線Ａ０〜Ａ１ｍのコ
マンドのフェッチ先のアドレスが変化した場合などに、
制御が複雑となり、また、ハードウェアの構成も大規模
となるという問題があった。本発明の目的は、簡単なハ
ードウェアにより、 ＣＰＵによるメモリの使用空間を
増加させることの可能な方式を提供することにある。
この目的は、基本的な考え方として、ＣＰＵのメモリへ
のアクセスを、コマンドフェッチとデータの読み書きと
に分け、各々に専用のメモリを設けるようにする、即ち
第１図の原理図の如く、ＣＰＵＩからの状態信号Ｓｏ、
ＳＬ、 Ｓ２により、メモリへのアクセスの為の制御
信号ＤＴ、 ＣＤ、 ＲＤ、 ＷＲを発生するメモリ切
換制御部２と、アドレスコード専用のメモリ３と、デー
タ専用のメモリ４とを具え、メモリへのアクセスの為の
制御信号ＤＴ、 ＣＤ、 ＲＤ、 ＷＲをコマンドフェ
ッチ先のアドレスコード用とデータの読み書き用とに分
けるように構成した本発明によって達成される。
のアクセスを、コマンドフェッチとデータの読み書きと
に分け、各々に専用のメモリを設けるようにする、即ち
第１図の原理図の如く、ＣＰＵＩからの状態信号Ｓｏ、
ＳＬ、 Ｓ２により、メモリへのアクセスの為の制御
信号ＤＴ、 ＣＤ、 ＲＤ、 ＷＲを発生するメモリ切
換制御部２と、アドレスコード専用のメモリ３と、デー
タ専用のメモリ４とを具え、メモリへのアクセスの為の
制御信号ＤＴ、 ＣＤ、 ＲＤ、 ＷＲをコマンドフェ
ッチ先のアドレスコード用とデータの読み書き用とに分
けるように構成した本発明によって達成される。
本発明のメモリ拡張方式では、ＣＰＵ １からメモリへ
のアクセスがあると、従来のソフトウェアによる処理を
用いないで、メモリ切換制御部２でメモリへのアクセス
信号ＤＴ、 ＣＤ、 ＲＤ、 ＷＲを、コマンドフェッ
チ先のアドレスコード用とデータの読み書き用とに分け
て発生する。そしてアドレスコードＤＴ、 ＣＤはコー
ド専用のメモリ３へ、データの読み書きＲＤ、ＷＲはデ
ータ専用のメモリ４ヘアクセスさせる。従って、ＣＰＵ
１からは、コード専用とデータ専用のアクセス信号に
より、従来の２倍のメモリ空間を利用できることになる
。
のアクセスがあると、従来のソフトウェアによる処理を
用いないで、メモリ切換制御部２でメモリへのアクセス
信号ＤＴ、 ＣＤ、 ＲＤ、 ＷＲを、コマンドフェッ
チ先のアドレスコード用とデータの読み書き用とに分け
て発生する。そしてアドレスコードＤＴ、 ＣＤはコー
ド専用のメモリ３へ、データの読み書きＲＤ、ＷＲはデ
ータ専用のメモリ４ヘアクセスさせる。従って、ＣＰＵ
１からは、コード専用とデータ専用のアクセス信号に
より、従来の２倍のメモリ空間を利用できることになる
。
第２図は本発明の実施例のメモリ拡張方式のメモリ切換
制御部の入力状態の設定表と、その場合の回路構成とを
示す。
制御部の入力状態の設定表と、その場合の回路構成とを
示す。
ＣＰＵがメモリへコマンドフェッチを行う場合は、初め
に、ＣＰＵ １からメモリ切換制御部２の入力のステー
タス信号端Ｓ。、 Ｓ、、 Ｓ、へ、第２図の設定表ａ
により、コードアクセスの状態１． Ｏ，Ｏを入力する
。すると、メモリ切換制御部２のアンドゲートＡＮＤ
ｌ〜ＡＮＤ、、 Ｄフリップ７０ツブＯＦＦ、〜ＤＦＦ
。
に、ＣＰＵ １からメモリ切換制御部２の入力のステー
タス信号端Ｓ。、 Ｓ、、 Ｓ、へ、第２図の設定表ａ
により、コードアクセスの状態１． Ｏ，Ｏを入力する
。すると、メモリ切換制御部２のアンドゲートＡＮＤ
ｌ〜ＡＮＤ、、 Ｄフリップ７０ツブＯＦＦ、〜ＤＦＦ
。
、オアゲートＯＲ１，ＯＲ，により、出力のＣＤ（コー
ドメモリの選択信号）と、ＲＤ（データメモリの読出信
号）とが有効になる。よって、ＣＤにより、コード専用
メモリ３を選択し、ＲＤにより、コード専用メモリ３の
データを読み出すことになる。
ドメモリの選択信号）と、ＲＤ（データメモリの読出信
号）とが有効になる。よって、ＣＤにより、コード専用
メモリ３を選択し、ＲＤにより、コード専用メモリ３の
データを読み出すことになる。
また、ＣＰＵがメモリからデータを読み出す場合は、Ｃ
ＰＵ ｌからメモリ切換制御部２の入力のステータス信
号端Ｓ。、 Ｓｌ、 Ｓ、へ、第２図の設定表ａにより
、リード・メモリの状態１．０． ｌを入力し、メモリ
へデータを書き込む場合は、ライト・メモリの状態１．
１． Ｏを入力する。
ＰＵ ｌからメモリ切換制御部２の入力のステータス信
号端Ｓ。、 Ｓｌ、 Ｓ、へ、第２図の設定表ａにより
、リード・メモリの状態１．０． ｌを入力し、メモリ
へデータを書き込む場合は、ライト・メモリの状態１．
１． Ｏを入力する。
すると、メモリ切換制御部２により、出力端のＤＴ（デ
ータメモリへのアクセス）と、ＲＤ（データメモリから
の読出信号）又はＷＲ（データメモリへの書込信号）と
か有効になる。よって、ＤＴにより、データ専用メモリ
４が選択され、ＲＤによりデータ専用メモリ４のデータ
が読み出され、ＷＲにより、データ専用メモリ４へのデ
ータの書き込みが行われることになる。
ータメモリへのアクセス）と、ＲＤ（データメモリから
の読出信号）又はＷＲ（データメモリへの書込信号）と
か有効になる。よって、ＤＴにより、データ専用メモリ
４が選択され、ＲＤによりデータ専用メモリ４のデータ
が読み出され、ＷＲにより、データ専用メモリ４へのデ
ータの書き込みが行われることになる。
以上説明した如く、本発明によれば、ゲートやフリップ
フロップと言った簡単なハードウェアで構成されるメモ
リ切換制御部を設ける事により、ＣＰＵの利用できるメ
モリの領域を２倍に拡張するので、ＣＰＵの扱えるデー
タ量を簡単に増大させる効果が得られる。
フロップと言った簡単なハードウェアで構成されるメモ
リ切換制御部を設ける事により、ＣＰＵの利用できるメ
モリの領域を２倍に拡張するので、ＣＰＵの扱えるデー
タ量を簡単に増大させる効果が得られる。
第１図は本発明のメモリ拡張方式の基本構成を示す原理
図、 第２図は本発明の実施例のメモリ拡張方式のメモリ切換
制御部の入力状態の設定表と、その場合の回路構成図、 第３図は従来のＣＰＵのメモリへのアクセスを示すブロ
ック図、 第４図は従来のメモリ拡張方式の全体ブロック図（ａ）
とＩ１０バンク切換制御部の回路図（ｂ）である。 図において、■はＣＰＵ、２はメモリ切換制御部、３は
コード専用メモリ、４はデータ専用メモリ、５はアドレ
ス線、６はデータ線である。 ２本、姑幌のメモリｆ、袈万べの胞傅爪左示す盾Ｊ里図
第 ］１に α状、試〃霞ｋ Ｖ３ Ｚ 図
図、 第２図は本発明の実施例のメモリ拡張方式のメモリ切換
制御部の入力状態の設定表と、その場合の回路構成図、 第３図は従来のＣＰＵのメモリへのアクセスを示すブロ
ック図、 第４図は従来のメモリ拡張方式の全体ブロック図（ａ）
とＩ１０バンク切換制御部の回路図（ｂ）である。 図において、■はＣＰＵ、２はメモリ切換制御部、３は
コード専用メモリ、４はデータ専用メモリ、５はアドレ
ス線、６はデータ線である。 ２本、姑幌のメモリｆ、袈万べの胞傅爪左示す盾Ｊ里図
第 ］１に α状、試〃霞ｋ Ｖ３ Ｚ 図
Claims (1)
- 【特許請求の範囲】 ＣＰＵからアクセスされアドレスとデータを記憶するメ
モリにおいて、 ＣＰＵ（１）からの状態信号（Ｓ＿０、Ｓ＿１、Ｓ＿２
）により、メモリへのアクセスの為の制御信号（ＤＴ、
ＣＤ、ＲＤ、ＷＲ）を発生するメモリ切換制御部（２）
と、該アクセスの為のアドレスコード専用のメモリ（３
）と、データ専用のメモリ（４）とを具え、ＣＰＵから
メモリへのアクセスの為の制御信号をアドレスコード用
とデータの読み書き用とに分けＣＰＵからアクセスされ
るメモリの利用空間を２倍に拡張することを特徴とする
メモリ拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31460290A JPH04184548A (ja) | 1990-11-20 | 1990-11-20 | メモリ拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31460290A JPH04184548A (ja) | 1990-11-20 | 1990-11-20 | メモリ拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184548A true JPH04184548A (ja) | 1992-07-01 |
Family
ID=18055274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31460290A Pending JPH04184548A (ja) | 1990-11-20 | 1990-11-20 | メモリ拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184548A (ja) |
-
1990
- 1990-11-20 JP JP31460290A patent/JPH04184548A/ja active Pending
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