JPH03156604A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、負荷をシーケンス制御するプログラマブルコ
ントローラに関するものである。

［従来の技術］ 従来、負荷をシーケンス制御するこの種のプログラマブ
ルコントローラは、基本命令と称されるビット演算処理
を行う専用ＬＳＩと、シーケンス命令を実行するＣＰＵ
とを設け、ビット演算処理の高速化を図るもの（例えば
、特公昭６１−５６８２０号公報）があった。

また、近年のＦＡ分野におけるＣ１Ｍ化に伴って大量の
データをより高速処理することが要求されており、これ
までマルチビット演算処理を汎用ＣＰＵで実行していた
のを、専用ＬＳＩに置き換えてマルチビット演算処理を
高速化するようにしたもの（例えば、特公平１−１９１
６９号公報）があった。

一方、論理演算処理を高速化する手法としては、以下に
示すような方法が考えられている。

Ａ）次に実行すべき命令コードを前もって読み出してお
き、そのデータを第２のラッチ回路に格納しておく方法
、（特開昭５９−１３５５０６号公報、特開昭５９−４
１００９号公報） Ｂ）命令コードの読み出し処理と実行処理を同時に並列
処理する方法、（特開昭６１−７７９０１号公報、特開
昭６１−８６８４３号公報）ところで、上述のような従
来例において、プログラムに基づいてデータの演算処理
を行う演算プロセッサとして、複合命令セットによるＣ
ｌ５Ｃプロセツサを用いたものが多い。

［発明が解決しようとする課題］ しかしながら、上述のように、専用ＬＳＩを用いて高速
化を図るようにした従来例、あるいは命令コードの先読
み、命令コードの読み出しと実行を並列的に行うように
した従来例において、第９図に示すように、データバス
４およびアドレスバス５がプログラムメモリ１およびデ
ータメモリ２に対して共通バスになっており、プログラ
ムメモリ１およびデータメモリ２のデータの読み書きが
並列的に行えないので、マルチビット演算処理の高速化
が図れない上、複数のラッチ回路およびゲート切り換え
回路を必要とし、回路構成が複雑になるという問題があ
った。さらにまた、上述の従来例にあっては、複合命令
セットによるＣｌ５Ｃプロセツサを用いてデータの演算
処理を行っているので、命令を解釈して実行する演算処
理が複雑になって高速化が望めない上、ＬＳＩ化する場
合におけるチップサイズが大きくなる（ｃｐｕの占有面
積が大きくなる）という問題があった。

本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、マルチビット演算処理をより高速化
することができ、しかも、回路構成を簡略化できるとと
もに、ＬＳＩ化する場合におけるチップサイズを小さく
でき、さらに、パイプライン効率を上げることができ、
複雑な命令群の実行速度をより速くすることができるプ
ログラマブルコントローラを提供することにある。

［課題を解決するための手段］ 本発明のプログラマブルコントローラは、負荷をシーケ
ンス制御するプログラムが記憶されたプログラムメモリ
と、データが記憶されたデータメモリと、プログラムメ
モリから読み出されたプログラムの命令コードに基づい
てデータメモリのデータを演算処理するＲＩＳＣプロセ
ッサと、接点データの取り込み、上記接点データのデー
タメモリへの書き込み、ＲＩＳＣプロセッサの制御など
を行うメインコントローラとを具備し、命令コードの先
読み、パイプライン処理を行うようにしたプログラマブ
ルコントローラにおいて、プログラムメモリのデータバ
スと、データメモリのデータバスを別々に設けるととも
に、両メモリのアドレスバスも別々に設け、命令コード
の読み出し、アドレス設定および演算処理を並列的に実
行できるようにするとともに、命令の実行サイクル数が
同一となるようなＲＩＳＣプロセッサの基本命令セット
を定義して命令コードの再構成を行うようにしたもので
ある。

［作　用］ 本発明は上述のように構成されており、負荷をシーケン
ス制御するプログラムが記憶されたプログラムメモリと
、データが記憶されたデータメモリと、プログラムメモ
リから読み出されたプログラムの命令コードに基づいて
データメモリのデータを演算処理するＲＩＳＣプロセッ
サと、接点データの取り込み、上記接点データのデータ
メモリへの書き込み、ＲＩＳＣプロセッサの制御などを
行うメインコントローラとを具備し、命令コードの先読
み、パイプライン処理を行うようにしたプログラマブル
コントローラにおいて、プログラムメモリのデータバス
と、データメモリのデータバスを別々に設けるとともに
、両メモリのアドレスバスも別々に設け、命令コードの
読み出し、アドレス設定および演算処理を並列的に実行
できるようにしたものであり、データ演算処理の十分な
高速化が図れ、従来、メインコントローラで演算処理し
ていたいわゆる応用命令と称されるマルチビット演算処
理をより高速化することができるプログラマブルコント
ローラを提供できるようになっており、しかも、命令の
実行サイクル数が同一となるような基本命令セットを定
義して命令コードの再構成を行うようにしているので、
パイプライン効率を上げることができ、複雑な命令群の
実行速度をより速くすることができる。

［実施例］ 第１図は本発明一実施例を示すもので、負荷をシークン
ス制御するプログラムが記憶されたプロゲラｌ−メモリ
１と、データが記憶されたデータメモリ２と、プログラ
ムメモリ１から読み出されたプログラムの命令コードに
基づいてデータメモリ２のデータを演算処理するＲＩＳ
Ｃプロセッサ３と、接点データの取り込み、上記接点デ
ータのデータメモリ２への書き込み、ＲＩＳＣプロセッ
サ３の制御などを行うメインコントローラ８とを具備し
、命令コードの先読み、パイプライン処理を行うように
したプログラマブルコントローラにおいて、プログラム
メモリ１のデータバス４ａと、データメモリ２のデータ
バス４ｂを別々に設けるとともに、両メモリ１．２のア
ドレスバス５ａ“。

５ｂも別々に設け、命令コードの読み出し、アドレス設
定および演算処理を並列的に実行できるようにしたもの
である。ここに、実施例にあっては、プログラムメモリ
１は、ソース命令（Ｃ’ＩＳＣ型）を記憶するソース命
令メモリ１ａと、ＲＩＳＣ命令を記憶するＲＩＳＣ命令
メモリ１ｂとで構成されており、ソース命令メモリ１ａ
がらマルチビット演算の命令コードだけを取り出してＲ
ＩＳＣ命令コードに再構成してＲＩＳＣ命令メモリ１ｂ
に書き込むようになっている。命令の実行サイクル数が
同一となるようなＲＩＳＣプロセッサ３の基本命令セッ
ト（縮少命令セット）を定義して命令コードの再構成を
行うようにしており、プログラムメモリ１はソース命令
（ＣＩ　ＳＣ型）を記憶しており、命令メモリ１ａは縮
小命令（ＲＩ　ＳＣ型）を記憶している。第２図（ａ）
はソース命令メモリ１ａの命令コードの記憶状態、第２
図（ｂ）はＲＩＳＣ命令メモリ１ｂの命令コードの記憶
状態を示している。

第３図は命令コードの一例を示すもので、第４図は命令
フォーマットの一例を示すものである。

以下、実施例の動作について説明する。いま、プログラ
ムメモリ１に記憶されているプログラムに基づいてデー
タメモリ２のデータを演算処理する場合において、両メ
モリ１．２に対応してそれぞれデータバス４ａ、４ｂお
よびアドレスバス５ａ、５ｂが設けられているので、プ
ログラムメモリ１をアクセスして命令コードを読み出す
命令読み出し処理と、データメモリ２をアクセスしてデ
ータを読み出しながら命令を実行するデータ演算処理と
を並列的に行うことができ、データ演算処理の高速化を
図ることができる。

第５図（ａ）は、ＲＩＳＣプロセッサ３において、命令
Ｉａ、Ｉｂ、Ｉｃを実行する場合におけるデータ演算処
理の命令サイクルを示すもので、まず、アドレスバス５
ａに命令Ｉａ、Ｉｂ、Ｉｃを読み出すアドレスデータを
セットし、命令コードを順次読み出すとともに、アドレ
スバス５ｂに各命令に対応するデータを読み出すための
アドレスデータを順次セットしてデータを読み出し、先
に読みだされた命令Ｉａ、Ｉｂ、Ｉｃを実行するように
なっており、命令コードの読み出しおよびデータの読み
出しを並列的に行うことができ、データ演算処理の高速
化が図れるようになっている。なお、第５図（ｂ）は、
両メモリ１，２のデータバス４およびアドレスバス５を
共通バスとした第９図従来例の命令サイクルを示すもの
で、まず、アドレスデータにプログラムメモリ１のアド
レスデータをセットして命令Ｉａの命令コードを読み出
し、次に、データバス４にデータメモリ２のアドレスデ
ータをセットして命令Ｉａに対応するデータを読み出し
てデータ演算を実行するようになっており、第５図（＆
）に示す実施例の命令サイクルに比べて２倍の時間が必
要となっている。

また、実施例では、従来、メインコントローラ８で演算
処理していたいわゆる応用命令と称されるマルチビット
演算処理をＲＩＳＣプロセッサ３にて行うようになって
おり、データ演算処理をより高速化することができるよ
うになっている。すなわち、第７図はＣｌ５Ｃプロセツ
サを用いた転送命令ＭＶ（フェッチＦｌｌ　Ｆ２、実行
Ｅ、、Ｅ、）の−例を示すもので、パイプライン処理を
行わない場合には、同図（ａ）に示すように、１２サイ
クルを必要とし、また、パイプライン処理を行った場合
にあっても、同図（ｂ）に示すように、ｌサイクルだけ
高速化が図れるだけでデータ演算処理の大幅な高速化が
図れない。

一方、実施例にあってはＲＩＳＣプロセッサ３を用いて
いるので、転送命令ＭＶの演算処理（Ｌｏａｄ、５ｔｏ
ｒｅ）は第７図に示すように３サイクルで行われること
になり、データ演算処理の大幅な高速化が図れるように
なっている。

また、第８図は、命令Ｉａ、Ｉｂ、Ｉｃ（フェッチＦ、
命令デコードＤ、実行Ｅ）のパイプライン処理の効果を
示すもので、同図（ａ）はパイプライン処理を行わない
場合、同図（ｂ）は３段のパイプライン処理を行った場
合を示しており、パイプライン処理によってデータ演算
処理が大幅に高速化（リサイクル→５サイクル）されて
いることが分かる。さらにまた、実施例では、命令の実
行サイクル数が同一となるような基本命令セットを定義
して命令コードの再構成（ＣＩ　ＳＣ命令→ＲＩＳＣ命
令）を行うようにしているので、上述のデータ演算処理
におけるパイプライン効率を上げることができ、複雑な
命令群の実行速度をより速くすることができる。

［発明の効果］ 本発明は上述のように構成されており、負荷をシーケン
ス制御するプログラムが記憶されたプログラムメモリと
、データが記憶されたデータメモリと、プログラムメモ
リから読み出されたプログラムの命令コードに基づいて
データメモリのデータを演算処理するＲＩＳＣプロセッ
サと、接点データの取り込み、上記接点データのデータ
メモリへの書き込み、ＲＩＳＣプロセッサの制御などを
行うメインコントローラとを具備し、命令コードの先読
み、パイプライン処理を行うようにしたプログラマブル
コントローラにおいて、プログラムメモリのデータバス
と、データメモリのデータバスを別々に設けるとともに
、両メモリのアドレスバスも別々に設け、命令コードの
読み出し、アドレス設定および演算処理を並列的に実行
できるようにしたものであり、データ演算処理の十分な
高速化が図れ、従来、メインコントローラで演算処理し
ていたいわゆる応用命令と称されるマルチビット演算処
理をより高速化することができるという効果がある。ま
た、命令の実行サイクル数が同一となるような基本命令
セットを定義して命令コードの再構成を行うようにして
いるので、パイプライン効率を上げることができ、複雑
な命令群の実行速度をより速くすることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明一実施例のブロック回路図、第２図乃至
第８図は同上の動作説明図、第９図は従来例のブロック
回路図である。 １はプログラムメモリ、１ａはソース命令メモリ、１ｂ
はＲＩＳＣ命令メモリ、２はデータメモリ、３はＲＩＳ
Ｃプロセッサ、４ａ、４ｂはデータバス、５ａ、５ｂは
アドレスバス、８はメインコントローラである。

Claims (2)

【特許請求の範囲】
1. （１）負荷をシーケンス制御するプログラムが記憶され
   たプログラムメモリと、データが記憶されたデータメモ
   リと、プログラムメモリから読み出されたプログラムの
   命令コードに基づいてデータメモリのデータを演算処理
   するＲＩＳＣプロセッサと、接点データの取り込み、上
   記接点データのデータメモリへの書き込み、ＲＩＳＣプ
   ロセッサの制御などを行うメインコントローラとを具備
   し、命令コードの先読み、パイプライン処理を行うよう
   にしたプログラマブルコントローラにおいて、プログラ
   ムメモリのデータバスと、データメモリのデータバスを
   別々に設けるとともに、両メモリのアドレスバスも別々
   に設け、命令コードの読み出し、アドレス設定および演
   算処理を並列的に実行できるようにするとともに、命令
   の実行サイクル数が同一となるようなＲＩＳＣプロセッ
   サの基本命令セットを定義して命令コードの再構成を行
   うようにしたことを特徴とするプログラマブルコントロ
   ーラ。
2. （２）プログラムメモリをソース命令メモリとＲＩＳＣ
   命令メモリとで構成し、ソース命令メモリからマルチビ
   ット演算の命令コードだけを取り出してＲＩＳＣ命令コ
   ードに再構成してＲＩＳＣ命令メモリに書き込むように
   したことを特徴とする請求項１記載のプログラマブルコ
   ントローラ。