JP2522562B2 - プログラマブルコントロ―ラ - Google Patents
プログラマブルコントロ―ラInfo
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- JP2522562B2 JP2522562B2 JP1297066A JP29706689A JP2522562B2 JP 2522562 B2 JP2522562 B2 JP 2522562B2 JP 1297066 A JP1297066 A JP 1297066A JP 29706689 A JP29706689 A JP 29706689A JP 2522562 B2 JP2522562 B2 JP 2522562B2
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- JP
- Japan
- Prior art keywords
- instruction
- data
- memory
- program
- risc
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、負荷をシーケンス制御するプログラマブル
コントローラに関するものである。
コントローラに関するものである。
［従来の技術］ 従来、負荷をシーケンス制御するこの種のプログラマ
ブルコントローラは、基本命令と称されるビット演算処
理を行う専用LSIと、シーケンス命令を実行するCPUとを
設け、ビット演算処理の高速化を図るもの（例えば、特
公昭61−56820号公報）があった。
ブルコントローラは、基本命令と称されるビット演算処
理を行う専用LSIと、シーケンス命令を実行するCPUとを
設け、ビット演算処理の高速化を図るもの（例えば、特
公昭61−56820号公報）があった。
また、近年のFA分野におけるCIM化に伴って大量のデ
ータをより高速処理することが要求されており、これま
でマルチビット演算処理を汎用CPUで実行していたの
を、専用LSIに置き換えてマルチビット演算処理を高速
化するようにしたもの（例えば、特公平１−19169号公
報）があった。
ータをより高速処理することが要求されており、これま
でマルチビット演算処理を汎用CPUで実行していたの
を、専用LSIに置き換えてマルチビット演算処理を高速
化するようにしたもの（例えば、特公平１−19169号公
報）があった。
一方、論理演算処理を高速化する手法としては、以下
に示すような方法が考えられている。
に示すような方法が考えられている。
Ａ）次に実行すべき命令コードを前もって読み出してお
き、そのデータを第２のラッチ回路に格納しておく方
法。（特開昭59−135506号公報、特開昭59−41009号公
報） Ｂ）命令コードの読み出し処理と実行処理を同時に並列
処理する方法。（特開昭61−77901号公報、特開昭61−8
6843号公報） ところで、上述のような従来例において、プログラム
に基づいてデータの演算処理を行う演算プロセッサとし
て、複合命令セットによるCISCプロセッサを用いたもの
が多い。
き、そのデータを第２のラッチ回路に格納しておく方
法。（特開昭59−135506号公報、特開昭59−41009号公
報） Ｂ）命令コードの読み出し処理と実行処理を同時に並列
処理する方法。（特開昭61−77901号公報、特開昭61−8
6843号公報） ところで、上述のような従来例において、プログラム
に基づいてデータの演算処理を行う演算プロセッサとし
て、複合命令セットによるCISCプロセッサを用いたもの
が多い。
［発明が解決しようとする課題］ しかしながら、上述のように、専用LSIを用いて高速
化を図るようにした従来例、あるいは命令コードの先読
み、命令コードの読み出しと実行を並列的に行うように
した従来例において、第９図に示すように、データバス
４およびアドレスバス５がプログラムメモリ１およびデ
ータメモリ２に対して共通バスになっており、プログラ
ムメモリ１およびデータメモリ２のデータの読み書きが
並列的に行えないので、マルチビット演算処理の高速化
が図れない上、複数のラッチ回路およびゲート切り換え
回路を必要とし、回路構成が複雑になるという問題があ
った。さらにまた、上述の従来例にあっては、複合命令
セットによるCISCプロセッサを用いてデータの演算処理
を行っているので、命令を解釈して実行する演算処理が
複雑になって高速換が望めない上、LSI化する場合にお
けるチップサイズが大きくなる（CPUの占有面積が大き
くなる）という問題があった。
化を図るようにした従来例、あるいは命令コードの先読
み、命令コードの読み出しと実行を並列的に行うように
した従来例において、第９図に示すように、データバス
４およびアドレスバス５がプログラムメモリ１およびデ
ータメモリ２に対して共通バスになっており、プログラ
ムメモリ１およびデータメモリ２のデータの読み書きが
並列的に行えないので、マルチビット演算処理の高速化
が図れない上、複数のラッチ回路およびゲート切り換え
回路を必要とし、回路構成が複雑になるという問題があ
った。さらにまた、上述の従来例にあっては、複合命令
セットによるCISCプロセッサを用いてデータの演算処理
を行っているので、命令を解釈して実行する演算処理が
複雑になって高速換が望めない上、LSI化する場合にお
けるチップサイズが大きくなる（CPUの占有面積が大き
くなる）という問題があった。
本発明は上記の点に鑑みて為されたものであり、その
目的とするところは、マルチビット演算処理をより高速
化することができ、しかも、回路構成を簡略化できると
ともに、LSI化する場合におけるチップサイズを小さく
でき、さらに、パイプライン効率を上げることができ、
複雑な命令群の実行速度をより速くすることができるプ
ログラマブルコントローラを提供することにある。
目的とするところは、マルチビット演算処理をより高速
化することができ、しかも、回路構成を簡略化できると
ともに、LSI化する場合におけるチップサイズを小さく
でき、さらに、パイプライン効率を上げることができ、
複雑な命令群の実行速度をより速くすることができるプ
ログラマブルコントローラを提供することにある。
［課題を解決するための手段］ 本発明のプログラマブルコントローラは、負荷をシー
ケンス制御するプログラムが記憶されたプログラムメモ
リと、データが記憶されたデータメモリと、プログラム
メモリから読み出されたプログラムの命令コードに基づ
いてデータメモリのデータを演算処理するRISCプロセッ
サと、接点データの取り込み、上記接点データのデータ
メモリへの書き込み、RISCプロセッサの制御などを行う
メインコントローラとを具備し、命令コードの先読み、
パイプライン処理を行うようにしたプログラマブルコン
トローラにおいて、プログラムメモリをソース命令メモ
リとRISC命令メモリとで構成し、プログラムメモリのデ
ータバスと、データメモリのデータバスを別々に設ける
とともに、両メモリのアドレスバスも別々に設け、命令
コードの読み出し、アドレス設定および演算処理を並列
的に実行できるようにし、且つ、命令の実行サイクル数
が同一となるようなRISCプロセッサの基本命令セットを
定義して、ソース命令メモリからマルチビット演算の命
令コードだけを取り出し、RISC命令コードに再構成して
RISC命令メモリに書き込むようにしたものである。
ケンス制御するプログラムが記憶されたプログラムメモ
リと、データが記憶されたデータメモリと、プログラム
メモリから読み出されたプログラムの命令コードに基づ
いてデータメモリのデータを演算処理するRISCプロセッ
サと、接点データの取り込み、上記接点データのデータ
メモリへの書き込み、RISCプロセッサの制御などを行う
メインコントローラとを具備し、命令コードの先読み、
パイプライン処理を行うようにしたプログラマブルコン
トローラにおいて、プログラムメモリをソース命令メモ
リとRISC命令メモリとで構成し、プログラムメモリのデ
ータバスと、データメモリのデータバスを別々に設ける
とともに、両メモリのアドレスバスも別々に設け、命令
コードの読み出し、アドレス設定および演算処理を並列
的に実行できるようにし、且つ、命令の実行サイクル数
が同一となるようなRISCプロセッサの基本命令セットを
定義して、ソース命令メモリからマルチビット演算の命
令コードだけを取り出し、RISC命令コードに再構成して
RISC命令メモリに書き込むようにしたものである。
［作 用］ 本発明は上述のように構成されており、負荷をシーケ
ンス制御するプログラムが記憶されたプログラムメモリ
と、データが記憶されたデータメモリと、プログラムメ
モリから読み出されたプログラムの命令コードに基づい
てデータメモリのデータを演算処理するRISCプロセッサ
と、接点データの取り込み、上記接点データのデータメ
モリへの書き込み、RISCプロセッサの制御などを行うメ
インコントローラとを具備し、命令コードの先読み、パ
イプライン処理を行うようにしたプログラマブルコント
ローラにおいて、プログラムメモリをソース命令メモリ
とRISC命令メモリとで構成し、プログラムメモリのデー
タバスと、データメモリのデータバスを別々に設けると
ともに、両メモリのアドレスバスも別々に設け、命令コ
ードの読み出し、アドレス設定および演算処理を並列的
に実行できるようにすることで、データ演算処理の充分
な高速化が図れ、従来、メイコントローラで演算処理し
ていたいわゆる応用命令と称されるマルチビット演算処
理をより高速化することができ、しかも、命令の実行サ
イクル数が同一となるようなRISCプロセッサの基本命令
セットを定義して、ソース命令メモリからマルチビット
演算の命令コードだけを取り出し、RISC命令コードに再
構成してRISC命令メモリに書き込むようにしたので、マ
ルチビット演算の命令コードをRISCプロセッサで実行し
パイプライン処理を行う場合に、データ演算処理におけ
るパイプライン効率を上げることができ、複雑な命令群
の実行速度をより速くすることができる。
ンス制御するプログラムが記憶されたプログラムメモリ
と、データが記憶されたデータメモリと、プログラムメ
モリから読み出されたプログラムの命令コードに基づい
てデータメモリのデータを演算処理するRISCプロセッサ
と、接点データの取り込み、上記接点データのデータメ
モリへの書き込み、RISCプロセッサの制御などを行うメ
インコントローラとを具備し、命令コードの先読み、パ
イプライン処理を行うようにしたプログラマブルコント
ローラにおいて、プログラムメモリをソース命令メモリ
とRISC命令メモリとで構成し、プログラムメモリのデー
タバスと、データメモリのデータバスを別々に設けると
ともに、両メモリのアドレスバスも別々に設け、命令コ
ードの読み出し、アドレス設定および演算処理を並列的
に実行できるようにすることで、データ演算処理の充分
な高速化が図れ、従来、メイコントローラで演算処理し
ていたいわゆる応用命令と称されるマルチビット演算処
理をより高速化することができ、しかも、命令の実行サ
イクル数が同一となるようなRISCプロセッサの基本命令
セットを定義して、ソース命令メモリからマルチビット
演算の命令コードだけを取り出し、RISC命令コードに再
構成してRISC命令メモリに書き込むようにしたので、マ
ルチビット演算の命令コードをRISCプロセッサで実行し
パイプライン処理を行う場合に、データ演算処理におけ
るパイプライン効率を上げることができ、複雑な命令群
の実行速度をより速くすることができる。
［実施例］ 第１図は本発明一実施例を示すもので、負荷をシーケ
ンス制御するプログラムが記憶されたプログラムメモリ
１と、データが記憶されたデータメモリ２と、プログラ
ムメモリ１から読み出されたプログラムの命令コードに
基づいてデータメモリ２のデータを演算処理するRISCプ
ロセッサ３と、接点データの取り込み、上記接点データ
のデータメモリ２への書き込み、RISCプロセッサ３の制
御などを行うメインコントローラ８とを具備し、命令コ
ードの先読み、パイプライン処理を行うようにしたプロ
グラマブルコントローラにおいて、プログラムメモリ１
のデータバス4aと、データメモリ２のデータバス4bを別
々に設けるとともに、両メモリ1,2のアドレスバス5a,5b
も別々に設け、命令コードの読み出し、アドレス設定お
よび演算処理を並列的に実行できるようにしたものであ
る。ここに、実施例にあっては、プログラムメモリ１
は、ソース命令（CISC型）を記憶するソース命令メモリ
1aと、RISC命令を記憶するRISC命令メモリ1bとで構成さ
れており、ソース命令メモリ1aからマルチビット演算の
命令コードだけを取り出してRISC命令コードに再構成し
てRISC命令メモリ1bに書き込むようになっている。命令
の実行サイクル数が同一となるようなRISCプロセッサ３
の基本命令セット（縮少命令セット）を定義して命令コ
ードの再構成を行うようにしており、プログラムメモリ
１はソース命令（CISC型）を記憶しており、命令メモリ
1aは縮小命令（RISC型）を記憶している。第２図（ａ）
はソース命令メモリ1aの命令コードの記憶状態、第２図
（ｂ）はRISC命令メモリ1bの命令コードの記憶状態を示
している。
ンス制御するプログラムが記憶されたプログラムメモリ
１と、データが記憶されたデータメモリ２と、プログラ
ムメモリ１から読み出されたプログラムの命令コードに
基づいてデータメモリ２のデータを演算処理するRISCプ
ロセッサ３と、接点データの取り込み、上記接点データ
のデータメモリ２への書き込み、RISCプロセッサ３の制
御などを行うメインコントローラ８とを具備し、命令コ
ードの先読み、パイプライン処理を行うようにしたプロ
グラマブルコントローラにおいて、プログラムメモリ１
のデータバス4aと、データメモリ２のデータバス4bを別
々に設けるとともに、両メモリ1,2のアドレスバス5a,5b
も別々に設け、命令コードの読み出し、アドレス設定お
よび演算処理を並列的に実行できるようにしたものであ
る。ここに、実施例にあっては、プログラムメモリ１
は、ソース命令（CISC型）を記憶するソース命令メモリ
1aと、RISC命令を記憶するRISC命令メモリ1bとで構成さ
れており、ソース命令メモリ1aからマルチビット演算の
命令コードだけを取り出してRISC命令コードに再構成し
てRISC命令メモリ1bに書き込むようになっている。命令
の実行サイクル数が同一となるようなRISCプロセッサ３
の基本命令セット（縮少命令セット）を定義して命令コ
ードの再構成を行うようにしており、プログラムメモリ
１はソース命令（CISC型）を記憶しており、命令メモリ
1aは縮小命令（RISC型）を記憶している。第２図（ａ）
はソース命令メモリ1aの命令コードの記憶状態、第２図
（ｂ）はRISC命令メモリ1bの命令コードの記憶状態を示
している。
第３図は命令コードの一例を示すもので、第４図は命
令フォーマットの一例を示すものである。
令フォーマットの一例を示すものである。
以下、実施例の動作について説明する。いま、プログ
ラムメモリ１に記憶されているプログラムに基づいてデ
ータメモリ２のデータを演算処理する場合において、両
メモリ1,2に対応してそれぞれデータバス4a,4bおよびア
ドレスバス5a,5bが設けられているので、プログラムメ
モリ１をアクセスして命令コードを読み出す命令読み出
し処理と、データメモリ２をアクセスしてデータを読み
出しながら命令を実行するデータ演算処理とを並列的に
行うことができ、データ演算処理の高速化を図ることが
できる。
ラムメモリ１に記憶されているプログラムに基づいてデ
ータメモリ２のデータを演算処理する場合において、両
メモリ1,2に対応してそれぞれデータバス4a,4bおよびア
ドレスバス5a,5bが設けられているので、プログラムメ
モリ１をアクセスして命令コードを読み出す命令読み出
し処理と、データメモリ２をアクセスしてデータを読み
出しながら命令を実行するデータ演算処理とを並列的に
行うことができ、データ演算処理の高速化を図ることが
できる。
第５図（ａ）は、RISCプロセッサ３において、命令I
a,Ib,Icを実行する場合におけるデータ演算処理の命令
サイクルを示すもので、まず、アドレスバス5aに命令I
a,Ib,Icを読み出すアドレスデータをセットし、命令コ
ードを順次読み出すとともに、アドレスバス5bに各命令
に対応するデータを読み出すためのアドレスデータを順
次セットしてデータを読み出し、先に読みだされた命令
Ia,Ib,Icを実行するようになっており、命令コードの読
み出しおよびデータの読み出しを並列的に行うことがで
き、データ演算処理の高速化が図れるようになってい
る。なお、第５図（ｂ）は、両メモリ1,2のデータバス
４およびアドレスバス５を共通バスとした第９図従来例
の命令サイクルの示すもので、まず、アドレスバス５に
プログラムメモリ１のアドレスデータをセットして命令
Iaの命令コードを読み出し、次に、データバス４にデー
タメモリ２のアドレスデータをセットして命令Iaに対応
するデータを読み出してデータ演算を実行するようにな
っており、第５図（ａ）に示す実施例の命令サイクルに
比べて２倍の時間が必要となっている。
a,Ib,Icを実行する場合におけるデータ演算処理の命令
サイクルを示すもので、まず、アドレスバス5aに命令I
a,Ib,Icを読み出すアドレスデータをセットし、命令コ
ードを順次読み出すとともに、アドレスバス5bに各命令
に対応するデータを読み出すためのアドレスデータを順
次セットしてデータを読み出し、先に読みだされた命令
Ia,Ib,Icを実行するようになっており、命令コードの読
み出しおよびデータの読み出しを並列的に行うことがで
き、データ演算処理の高速化が図れるようになってい
る。なお、第５図（ｂ）は、両メモリ1,2のデータバス
４およびアドレスバス５を共通バスとした第９図従来例
の命令サイクルの示すもので、まず、アドレスバス５に
プログラムメモリ１のアドレスデータをセットして命令
Iaの命令コードを読み出し、次に、データバス４にデー
タメモリ２のアドレスデータをセットして命令Iaに対応
するデータを読み出してデータ演算を実行するようにな
っており、第５図（ａ）に示す実施例の命令サイクルに
比べて２倍の時間が必要となっている。
また、実施例では、従来、メインコントローラ８で演
算処理していたいわゆる応用命令と称されるマルチビッ
ト演算処理をRISCプロセッサ３にて行うようになってお
り、データ演算処理をより高速化することができるよう
になっている。すなわち、第７図はCISCプロセッサを用
いた転送命令MV（フェッチF1,F2、実行E1,E2）の一例を
示すもので、パイプライン処理を行わない場合には、同
図（ａ）に示すように、12サイクルを必要とし、また、
パイプライン処理を行った場合にあっても、同図（ｂ）
に示すように、１サイクルだけ高速化が図れるだけでデ
ータ演算処理の大幅な高速化が図れない。
算処理していたいわゆる応用命令と称されるマルチビッ
ト演算処理をRISCプロセッサ３にて行うようになってお
り、データ演算処理をより高速化することができるよう
になっている。すなわち、第７図はCISCプロセッサを用
いた転送命令MV（フェッチF1,F2、実行E1,E2）の一例を
示すもので、パイプライン処理を行わない場合には、同
図（ａ）に示すように、12サイクルを必要とし、また、
パイプライン処理を行った場合にあっても、同図（ｂ）
に示すように、１サイクルだけ高速化が図れるだけでデ
ータ演算処理の大幅な高速化が図れない。
一方、実施例にあってはRISCプロセッサ３を用いてい
るので、転送命令MVの演算処理（Load、Store）は第６
図に示すように３サイクルで行われることになり、デー
タ演算処理の大幅な高速化が図れるようになっている。
るので、転送命令MVの演算処理（Load、Store）は第６
図に示すように３サイクルで行われることになり、デー
タ演算処理の大幅な高速化が図れるようになっている。
また、第８図は、命令Ia,Ib,Ic（フェッチＦ、命令デ
コードＤ、実行Ｅ）のパイプライン処理の効果を示すも
ので、同図（ａ）はパイプライン処理を行わない場合、
同図（ｂ）は３段のパイプライン処理を行った場合を示
しており、パイプライン処理によってデータ演算処理が
大幅に高速化（９サイクル→５サイクル）されているこ
とが分かる。さらにまた、実施例では、命令の実行サイ
クル数が同一となるような基本命令セットを定義して命
令コードの再構成（CISC命令→RISC命令）を行うように
しているので、上述のデータ演算処理におけるパイプラ
イン効率を上げることができ、複雑な命令群の実行速度
をより速くすることができる。
コードＤ、実行Ｅ）のパイプライン処理の効果を示すも
ので、同図（ａ）はパイプライン処理を行わない場合、
同図（ｂ）は３段のパイプライン処理を行った場合を示
しており、パイプライン処理によってデータ演算処理が
大幅に高速化（９サイクル→５サイクル）されているこ
とが分かる。さらにまた、実施例では、命令の実行サイ
クル数が同一となるような基本命令セットを定義して命
令コードの再構成（CISC命令→RISC命令）を行うように
しているので、上述のデータ演算処理におけるパイプラ
イン効率を上げることができ、複雑な命令群の実行速度
をより速くすることができる。
［発明の効果］ 本発明は上述のように構成されており、負荷をシーケ
ンス制御するプログラムが記憶されたプログラムメモリ
と、データが記憶されたデータメモリと、プログラムメ
モリから読み出されたプログラムの命令コードに基づい
てデータメモリのデータを演算処理するRISCプロセッサ
と、接点データの取り込み、上記接点データのデータメ
モリへの書き込み、RISCプロセッサの制御などを行うメ
インコントローラとを具備し、命令コードの先読み、パ
イプライン処理を行うようにしたプログラマブルコント
ローラにおいて、プログラムメモリをソース命令メモリ
とRISC命令メモリとで構成し、プログラムメモリのデー
タバスと、データメモリのデータバスを別々に設けると
ともに、両メモリのアドレスバスも別々に設け、命令コ
ードの読み出し、アドレス設定および演算処理を並列的
に実行できるようにすることで、データ演算処理の充分
な高速化が図れ、従来、メイコントローラで演算処理し
ていたいわゆる応用命令と称されるマルチビット演算処
理をより高速化することができ、しかも、命令の実行サ
イクル数が同一となるようなRISCプロセッサの基本命令
セットを定義して、ソース命令メモリからマルチビット
演算の命令コードだけを取り出し、RISC命令コードに再
構成してRISC命令メモリに書き込むようにしたので、マ
ルチビット演算の命令コードをRISCプロセッサで実行し
パイプライン処理を行う場合に、データ演算処理におけ
るパイプライン効率を上げることができ、複雑な命令群
の実行速度をより速くすることができるという効果があ
る。
ンス制御するプログラムが記憶されたプログラムメモリ
と、データが記憶されたデータメモリと、プログラムメ
モリから読み出されたプログラムの命令コードに基づい
てデータメモリのデータを演算処理するRISCプロセッサ
と、接点データの取り込み、上記接点データのデータメ
モリへの書き込み、RISCプロセッサの制御などを行うメ
インコントローラとを具備し、命令コードの先読み、パ
イプライン処理を行うようにしたプログラマブルコント
ローラにおいて、プログラムメモリをソース命令メモリ
とRISC命令メモリとで構成し、プログラムメモリのデー
タバスと、データメモリのデータバスを別々に設けると
ともに、両メモリのアドレスバスも別々に設け、命令コ
ードの読み出し、アドレス設定および演算処理を並列的
に実行できるようにすることで、データ演算処理の充分
な高速化が図れ、従来、メイコントローラで演算処理し
ていたいわゆる応用命令と称されるマルチビット演算処
理をより高速化することができ、しかも、命令の実行サ
イクル数が同一となるようなRISCプロセッサの基本命令
セットを定義して、ソース命令メモリからマルチビット
演算の命令コードだけを取り出し、RISC命令コードに再
構成してRISC命令メモリに書き込むようにしたので、マ
ルチビット演算の命令コードをRISCプロセッサで実行し
パイプライン処理を行う場合に、データ演算処理におけ
るパイプライン効率を上げることができ、複雑な命令群
の実行速度をより速くすることができるという効果があ
る。
【図面の簡単な説明】 第１図は本発明一実施例のブロック回路図、第２図乃至
第８図は同上の動作説明図、第９図は従来例のブロック
回路図である。 １はプログラムメモリ、1aはソース命令メモリ、1bはRI
SC命令メモリ、２はデータメモリ、３はRISCプロセッ
サ、4a,4bはデータバス、5a,5bはアドレスバス、８はメ
インコントローラである。
第８図は同上の動作説明図、第９図は従来例のブロック
回路図である。 １はプログラムメモリ、1aはソース命令メモリ、1bはRI
SC命令メモリ、２はデータメモリ、３はRISCプロセッ
サ、4a,4bはデータバス、5a,5bはアドレスバス、８はメ
インコントローラである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−100604（ＪＰ，Ａ) 特開 昭63−268003（ＪＰ，Ａ) 特開 昭63−196903（ＪＰ，Ａ)
Claims (1)
- 【請求項１】負荷をシーケンス制御するプログラムが記
憶されたプログラムメモリと、データが記憶されたデー
タメモリと、プログラムメモリから読み出されたプログ
ラムの命令コードに基づいてデータメモリのデータを演
算処理するRISCプロセッサと、接点データの取り込み、
上記接点データのデータメモリへの書き込み、RISCプロ
セッサの制御などを行うメインコントローラとを具備
し、命令コードの先読み、パイプライン処理を行うよう
にしたプログラマブルコントローラにおいて、プログラ
ムメモリをソース命令メモリとRISC命令メモリとで構成
し、プログラムメモリのデータバスと、データメモリの
データバスを別々に設けるとともに、両メモリのアドレ
スバスも別々に設け、命令コードの読み出し、アドレス
設定および演算処理を並列的に実行できるようにし、且
つ、命令の実行サイクル数が同一となるようなRISCプロ
セッサの基本命令セットを定義して、ソース命令メモリ
からマルチビット演算の命令コードだけを取り出し、RI
SC命令コードに再構成してRISC命令メモリに書き込むよ
うにしたことを特徴とするプログラマブルコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297066A JP2522562B2 (ja) | 1989-11-15 | 1989-11-15 | プログラマブルコントロ―ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297066A JP2522562B2 (ja) | 1989-11-15 | 1989-11-15 | プログラマブルコントロ―ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156604A JPH03156604A (ja) | 1991-07-04 |
| JP2522562B2 true JP2522562B2 (ja) | 1996-08-07 |
Family
ID=17841778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297066A Expired - Fee Related JP2522562B2 (ja) | 1989-11-15 | 1989-11-15 | プログラマブルコントロ―ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522562B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196903A (ja) * | 1987-02-12 | 1988-08-15 | Toshiba Corp | プログラマブルコントロ−ラ |
| JPS63268003A (ja) * | 1987-04-27 | 1988-11-04 | Hitachi Ltd | プログラマブルコントロ−ラ |
| JPH01100604A (ja) * | 1987-10-14 | 1989-04-18 | Fanuc Ltd | プログラマブル・コントローラ及びその実行方式 |
-
1989
- 1989-11-15 JP JP1297066A patent/JP2522562B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03156604A (ja) | 1991-07-04 |
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