JPS63163929A

JPS63163929A - マイクロプロセツサ

Info

Publication number: JPS63163929A
Application number: JP31309886A
Authority: JP
Inventors: Shigeo Mukai; 向井　重雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-12-26
Filing date: 1986-12-26
Publication date: 1988-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、命令コードのフェッチとデータの参照とを非
同期に行うマイクロプロセッサに関する。

〔概要〕

本発明は、命令コードのフェッチとデータの参照とを非
同期に行うマイクロプロセッサにおいて、内部メモリに
繰り返し使用される命令コードを格納し、この命令コー
ドを用いるときはデータの参照を連続的に行うことによ
り、命令実行の高速化を実現することができるようにしたも
のである。

〔従来の技術〕

従来のマイクロプロセッサは２つの内部バスを持ち、命
令コードのプリフェッチとデータの参照とを非同期に行
って高速な処理を実現している（例えばμＰ　Ｄ７０１
）６）。このマイクロプロセッサは、バスコントロール
部、プリフェッチ部、デコード部、命令実行部および２
つの内部バスを有する。

〔発明が解決しようとする問題点〕

このような従来の方式では、命令コードのフェッチとデ
ータの参照とを非同期に行うので、データの参照が内部
バスの制御の都合で遅れたり途中で分岐した場合にフェ
ッチが無駄になる場合が発生する。ところで、マイクロ
プロセッサの進歩はめざましく、以前（例えば２８０な
ど）と比較して現在（例えばＶ２Ｏなど）は処理能力が
格段に向上しており、将来はさらに高速なマイクロプロ
セッサが開発されるものと期待される。しかし、外部に
接続されるべきメモリ　（ＲＯＭ／ＲＡＭ）の高速化は
マイクロプロセッサの高速化に追従していない。したが
って、外部メモリをアクセスする時間の割合が次第に大
きくなり、メモリの速度がプロセッサの速度を決定する
ことになり、マイクロプロセッサの処理能力が有効に利
用できなくなる欠点がある。

この問題点は、汎用のプロセッサでは多くのデータを一
度にキャッシュに読み込み外部メモリを都度参照しない
ことで解決している。しかし、マイクロプロセッサでは
、実装面積を少なくしなければならないこと、人出ピン
数に制限があること、発熱量の余裕を余り太き（しない
ことが要求されこの方法は現実的とはいえない。

本発明はこのような欠点を解決するもので、外部メモリ
にアクセスする時間の割合の短いマイクロプロセッサを
提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、外部記憶手段から命令コードを先取りするプ
リフェッチ部と、このプリフェッチ部で先取りした命令
コードに応じ、この外部記憶手段と授受するデータを処
理する命令実行部と、この命令実行部および上記プリフ
ェッチ部と上記外部記憶手段との間の経路に挿入され、
このプリフェッチ部またはこの命令実行部のいずれか一
方を非同期に上記外部記憶手段に接続するバスコントロ
ール部とを備えたマイクロプロセッサにおいて、特定の
命令コードを識別する識別手段と、この識別手段で識別
された特定の命令コードを格納する内部メモリと、この
命令コードの実行命令に応じて、この実行命令に含まれ
る指定回数にわたり上記内部メモリに格納された特定の
命令コードを上記命令実行部に与える制御手段とを備え
たことを特徴とする。

また、上記内部メモリと、上記プリフェッチ部と、上記
識別手段および上記制御手段とが、内部バスでループ状
に接続されたことを特徴とする。

〔作用〕

特定の命令コードが送られてきた場合に、この命令コー
ドを内部メモリに格納しておき、次に、この命令コード
に対する実行命令が送られてきたときにこの命令を実行
する。この命令コードの実行は実行命令が指定する回数
にわたり実行される。

この間は命令コードのフェッチは行われず、命令実行部
は常に外部データの読み書きができ、実行を待たされる
ことがない、すなわち、小容量の内部メモリを用いて高
速処理を実行することができる。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。

第１図は本発明実施例の構成を示すブロック構成図であ
る。この実施例は、外部装置と外部バス６を介して接続
されたバスコントロール部ｌと、このバスコントロール
部ｌに内部バス７を介して接続されたプリフェッチ部２
と、デコーダ部３と、デコーダ部３に内部バス１）を介
して接続されがっプリフェッチ部２に内部バス１２を介
して接続された内部メモリ５とを備える。

次に、この実施例の動作を第１図に基づき説明する。

バスコントロール部ｌは外部バス６に対してデータの読
み取りまたは書き込みを行う。プリフェッチ部２は、内
部バス７から命令コードを読み取り、プリフェッチキュ
ー８に対し順次命令コードを書き込む。デコード部３は
、プリフェッチキュー８より命令コードを読み取り、そ
の命令を解釈し、その結果により、実行制御信号９によ
って命令実行部４の入力信号を与える。命令実行部４は
、実行制御信号９からの信号により論理演算や数値演算
を行い、その結果を内部に記憶または内部バス１０に書
き込む、内部バス１０に書き込まれたデータは、バスコ
ントロール部１により取り込まれ、外部バス６に書き込
まれる。また、バスコントロール部１は、命令実行部４
が必要とするならば、外部バス６よりデータを読み取り
、内部バス１０に書き込む、プリフェッチ部２と命令実
行部４とがともに外部バス６によるデータの読み書きを
必要とするので、これらが競合しないように、内部バス
７と内部バス１０とをバスコントロール部１で切り替え
を行う。

ある特定の命令コードが送られてきた場合に、プロセッ
サ内部に命令コードが登録され、次にその命令に対する
実行命令コードが送られてきたときにその命令を実行す
る。この制御はデコード部３により判断される。命令コ
ード登録の命令コードをデコード部３が読み取った場合
に、この命令に続く登録されるべきコードは内部バス１
）を経由して内部メモリ５に書き込まれ、命令実行部４
には送られない、命令コード登録が終了すると、デコー
ド部３は、再び命令の解釈を行い、実行制御信号９によ
って命令実行部４の入力信号を与える。

後に、登録された命令コードに対する実行命令コードが
送られてきた場合に、デコード部３はプリフェッチ制御
信号１３によりプリフェッチ部２に対して内部メモリフ
ェッチを命令する。この命令を受は取った場合に、プリ
フェッチ部２は、外部バスからの命令コードのフェッチ
を中断し、プリフェッチキューをクリアした後に、プリ
フェッチ制御信号１３により指定された回数（以下、こ
の指定回数をループカウンタという。）分だけ内部バス
１２により内部メモリ５から命令コードを２エツチし続
ける。この登録された命令コードを実行している間は、
マイクロプロセッサの外部に対して命令コードのフェッ
チは行われない、このことにより、外部バス６は常に内
部バス１０に接続され、命令実行部４はこの間常に外部
に対し、データの読み書きを行うことができ、実行を待
たされることがない。

例として、１０００バイトの８ビツトデータ加算を行っ
た場合についてこの効果を説明する。従来例のマイクロ
プロセッサでのフローチャートを第４図に、また実行所
要時間および所要メモリ容量を第１表に示す、このプロ
セッサはプリフェッチ部と命令実行部を備え、それぞれ
が独立に働くことが可能である。すなわち、このプロセ
ッサは２本の内部バスを持っている。また、プロセッサ
の実行所要時間をクロックサイクルで表現すると、この
プロセッサは、すべての演算および判断を２クロツクサ
イクルで終了し、また、ジャンプ命令が実行された際に
プリフェッチの中断およびプリフェッチキューのクリア
が２クロツクサイクルで終了し、また、すべての実効ア
ドレスの計算も２クロフクサイクルで終了する。これは
従来の技術を用いたマイクロプロセッサで可能な最高水
準の評定である。また、このプロセッサは１バイトまた
は１ワードのデータを読み取るのに４クロツクサイクル
を要する。これは従来のマイクロプロセッサでは標準で
あり、外部メモリの読み書きに要する時間の制限による
。また、このプロセッサはすべての命令のデコードが２
クロツクサイクルで終了し、２本の内部バスを制御する
部分すなわち本発明のバスコントロール部（第１図１）
に相当する部分を所有している。また、第２図に示すプ
ログラムを実行している間、内部バス制御により命令の
実行が待たされる時間がＯクロックサイクルであったと
する。

第２図のａ部はこのプログラムのループする部分であり
、これらの最恵環境でも、このプロセッサはこの部分を
処理するのに２０クロツクサイクルを要する。また、こ
の部分は６バイトのメモリを使用しており、また、１バ
イトのデータを読み取るので、少なくとも、２８クロツ
クサイクルを必要とする。

次に、第２図と同様のプログラムを本発明を用いて組み
立てた場合を説明する。第３図は本発明を用いて１００
０バイトの８ビツトデータ加算を行うプログラムのフロ
ーチャートを示し、第２表は実行所要時間および所要メ
モリ容量を示す、第４図は、第３図の登録命令実行の部
分の展開であり、本発明内部で処理される手順を示し、
第３表は内部処理所要時間を示す。第４図のｂ部が第２
図のａ部に相当する。第２図と最も異なる点は、ｂ部に
判断命令が無く、ジャンプ命令を含まないことにある。

ループカウンタはプリフェッチ部（第１図２）のみを使
用する。プログラムは読み出されないので、実行アドレ
スを示すポインタはこの間変更されない。すなわち、デ
コード部（第１図３）には、０部が１０００回渡される
だけである。従来の技術を用いたマイクロプロセッサと
同じ仮定で本発明を用いた場合に、ｂ部は１回につきｌ
Ｏクロックサイクルで済む。また、データの読み出しに
必要な時間は４クロツクサイクルである。さらに、バス
コントロール部（第１図１）によって命令実行部（第１
図４）が待たされることはあり得ない。

したがって、従来のマイクロプロセッサの所要時間は、（３＋　２　＋　３）　Ｘ　４　＋１０００Ｘ２Ｂ＝２
８．０３２クロツクサイクルであり、本発明のマイクロプロセッサの所要時間は、（４＋　３　＋　２　＋　４）Ｘ　４　＋１０００ＸＩ
Ｏ＋　２＝１０，０５４クロツクサイクルになる。

このように従来の技術を駆使して最適なマイクロプロセ
ッサを開発したとしても、多数回のループを行う部分を
持つプログラムは、本発明を用いることによって、外部
メモリの制限が同じ場合でも、さらに２倍以上高速なマ
イクロプロセッサを実現することが可能である。

第１表（以下本頁余白）第２表（以下本頁余白）第３表〔発明の効果〕本発明は、以上説明したように、命令コードを内部メモ
リから読み出すことによりデータの読み書きに対する実
行が待たされないので、データ処理の高速化を図ること
ができる。また、この効果は命令の反復回数が多い場合
に顕著になる。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック構成図。第２図は従来例マイクロプロセッサの動作を示すフロー
チャート。第３図および第４図は本発明実施例の動作を示すフロー
チャート。 ■・・・バスコントロール部、２・・・プリフエ・７チ
部、３・・・デコード部、４・・・命令実行部、５・・
・内部メモリ、６・・・外部バス、７．１０．１）．１
２・・・内部バス、８・・・プリフェッチキュー、９・
・・実行制御信号、１３・・・プリフェッチ制？Ｉｌ信
号。特許出願人　日本電気株式会社９．．１、代理人　　弁
理士　井　出　直　平゛＊祖例の購凰？ｆ１）１　　口従来例の動作？ｆ’５２　　図尖施例の動作Ｍ　３　回大樋例の動作？ｉｌ！１４　　図

Claims

【特許請求の範囲】

（１）外部記憶手段から命令コードを先取りするプリフ
ェッチ部と、このプリフェッチ部で先取りした命令コードに応じ、こ
の外部記憶手段と授受するデータを処理する命令実行部
と、この命令実行部および上記プリフェッチ部と上記外部記
憶手段との間の経路に挿入され、このプリフェッチ部ま
たはこの命令実行部のいずれか一方を非同期に上記外部
記憶手段に接続するバスコントロール部とを備えたマイクロプロセッサにおいて、特定の命令コードを識別する識別手段と、この識別手段で識別された特定の命令コードを格納する
内部メモリと、この命令コードの実行命令に応じて、この実行命令に含
まれる指定回数にわたり上記内部メモリに格納された特
定の命令コードを上記命令実行部に与える制御手段とを備えたことを特徴とするマイクロプロセッサ。
（２）内部メモリと、プリフェッチ部と、識別手段およ
び制御手段とが、内部バスでループ状に接続されたこと
を特徴とする特許請求の範囲第（１）項に記載のマイク
ロプロセッサ。