JP2680371B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JP2680371B2 JP2680371B2 JP63226445A JP22644588A JP2680371B2 JP 2680371 B2 JP2680371 B2 JP 2680371B2 JP 63226445 A JP63226445 A JP 63226445A JP 22644588 A JP22644588 A JP 22644588A JP 2680371 B2 JP2680371 B2 JP 2680371B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- read
- write
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は主として鉄鋼、製紙プラント、公共システ
ム、自動車製造などの産業用システムの制御に使用され
るプログラマブルコントローラにかかり、特にその制御
機能の中核となるシーケンス演算装置の改良に関するも
のである。
ム、自動車製造などの産業用システムの制御に使用され
るプログラマブルコントローラにかかり、特にその制御
機能の中核となるシーケンス演算装置の改良に関するも
のである。
（従来の技術） ラダーダイアグラムによってプログラミングされるシ
ーケンスプログラムの一例を第２図に示す。
ーケンスプログラムの一例を第２図に示す。
近年プログラマブルコントローラ（以下PCと呼ぶ）に
対してますます高速なシーケンス演算処理能力が求めら
れてきており、第２図のようなプログラムは専用のシー
ケンス演算装置により実行されるようになってきてい
る。
対してますます高速なシーケンス演算処理能力が求めら
れてきており、第２図のようなプログラムは専用のシー
ケンス演算装置により実行されるようになってきてい
る。
従来のPCにおけるシーケンス演算装置の構成の一例を
第５図に示す。また第６図はこのシーケンス演算装置が
第２図のシーケンスプログラムを実行する様子を示すタ
イムチャートである。
第５図に示す。また第６図はこのシーケンス演算装置が
第２図のシーケンスプログラムを実行する様子を示すタ
イムチャートである。
第２図において、a,b,c,dは接点命令、A,Bはコイル命
令であり、（）内に示した番号の順に命令が実行され
る。
令であり、（）内に示した番号の順に命令が実行され
る。
従来の演算装置でのオペランドのメモリへの格納状態
の一例を第３図に示す。
の一例を第３図に示す。
ここで分るように各接点などのデバイスの情報は１ワ
ードのメモリの中にビット単位に詰めて格納されてお
り、従ってシーケンス命令の演算時にはオペランドメモ
リから読出したデータから命令に含まれるデバイスアド
レスに従って、１ビットのデバイス情報を取出す必要が
ある。
ードのメモリの中にビット単位に詰めて格納されてお
り、従ってシーケンス命令の演算時にはオペランドメモ
リから読出したデータから命令に含まれるデバイスアド
レスに従って、１ビットのデバイス情報を取出す必要が
ある。
この場合、接点命令については読出すだけで済むが、
コイル命令では、一旦コイルのデバイスを含むメモリデ
ータを１ワード読込んだ後、コイル命令への入力に従っ
て１ビット分だけ書替え、そのデータをオペランドメモ
リへ書戻す必要がある。
コイル命令では、一旦コイルのデバイスを含むメモリデ
ータを１ワード読込んだ後、コイル命令への入力に従っ
て１ビット分だけ書替え、そのデータをオペランドメモ
リへ書戻す必要がある。
従って接点命令については１サイクルのメモリサイク
ルが行われるだけであるが、コイル命令については２サ
イクルのメモリサイクルが必要であり、命令の実行速度
が遅くなる。
ルが行われるだけであるが、コイル命令については２サ
イクルのメモリサイクルが必要であり、命令の実行速度
が遅くなる。
（発明が解決しようとする課題） 上述したように従来のシーケンス演算装置では、複数
個のデバイスデータを１ワードのオペランドメモリに格
納しているので、コイル命令などのようにオペランドメ
モリに対して書込み動作を行う命令ではオペランドメモ
リのデータを一旦読出した後、１ビット分のデータのみ
を変更し、それを再びオペランドメモリに書込むという
操作が必要となり、このため接点命令に比較して命令実
行速度が遅くなるという問題がある。
個のデバイスデータを１ワードのオペランドメモリに格
納しているので、コイル命令などのようにオペランドメ
モリに対して書込み動作を行う命令ではオペランドメモ
リのデータを一旦読出した後、１ビット分のデータのみ
を変更し、それを再びオペランドメモリに書込むという
操作が必要となり、このため接点命令に比較して命令実
行速度が遅くなるという問題がある。
本発明はラダーダイアグラムで記述されたシーケンス
プログラムを実行するプログラマブルコントローラにお
いて、シーケンス演算装置を、オペランドメモリをビッ
ト単位でアクセス可能なように構成することにより、シ
ーケンス命令特にコイル命令の演算を高速に行えるよう
にした合理的なプログラマブルコントローラを提供する
ことを目的としている。
プログラムを実行するプログラマブルコントローラにお
いて、シーケンス演算装置を、オペランドメモリをビッ
ト単位でアクセス可能なように構成することにより、シ
ーケンス命令特にコイル命令の演算を高速に行えるよう
にした合理的なプログラマブルコントローラを提供する
ことを目的としている。
（課題を解決するための手段と作用） 上記目的を達成するために、本発明はシーケンスプロ
グラムを実行するシーケンス演算回路を備えたプログラ
マブルコントローラにおいて、前記シーケンス演算回路
は、オペランドメモリの読み出し番地を指定するリード
アドレス出力回路と、前記オペランドメモリの書き込み
番地を指定するライトアドレス出力回路と、前記オペラ
ンドメモリに対する読み出し書き込みをビット単位で制
御する命令制御回路と、前記命令制御回路からの読み出
し書き込み指令に対応してリードアドレス又はライトア
ドレスを選択して前記オペランドメモリに与えるアドレ
スマルチプレクサとを備え、前記オペランドメモリの読
み出しと書き込みを並列実行可能としたことを特徴とす
るものであるので、シーケンス命令の実効速度を向上さ
せることが可能となる。
グラムを実行するシーケンス演算回路を備えたプログラ
マブルコントローラにおいて、前記シーケンス演算回路
は、オペランドメモリの読み出し番地を指定するリード
アドレス出力回路と、前記オペランドメモリの書き込み
番地を指定するライトアドレス出力回路と、前記オペラ
ンドメモリに対する読み出し書き込みをビット単位で制
御する命令制御回路と、前記命令制御回路からの読み出
し書き込み指令に対応してリードアドレス又はライトア
ドレスを選択して前記オペランドメモリに与えるアドレ
スマルチプレクサとを備え、前記オペランドメモリの読
み出しと書き込みを並列実行可能としたことを特徴とす
るものであるので、シーケンス命令の実効速度を向上さ
せることが可能となる。
（実施例） 本発明の一実施例を第１図に示す。
第１図において１はシーケンス演算装置、11は実効制
御回路、12は命令デコーダ、13は命令実行回路、14はデ
ータバッファ、16はリード・ライト命令出力回路、17は
リードアドレス出力回路、18はライトアドレス出力回路
であり、また２はプログラムメモリ、３はオペランドメ
モリ、４はアドレスマルチプレクサである。
御回路、12は命令デコーダ、13は命令実行回路、14はデ
ータバッファ、16はリード・ライト命令出力回路、17は
リードアドレス出力回路、18はライトアドレス出力回路
であり、また２はプログラムメモリ、３はオペランドメ
モリ、４はアドレスマルチプレクサである。
実行制御回路11はプログラムメモリ２にアドレスを出
力すると共に、演算装置全体のタイミングを調整する。
また実行制御回路11は常に命令の先読みを行い、現在実
行中の命令の次の命令も命令デコーダ12に取込むように
制御する。
力すると共に、演算装置全体のタイミングを調整する。
また実行制御回路11は常に命令の先読みを行い、現在実
行中の命令の次の命令も命令デコーダ12に取込むように
制御する。
命令デコーダ12は命令を解釈し、命令実行回路13と協
調して制御し、さらにリード・ライト命令出力回路16を
動作させ、オペランドメモリ３に読出し、書込み命令を
与える。
調して制御し、さらにリード・ライト命令出力回路16を
動作させ、オペランドメモリ３に読出し、書込み命令を
与える。
オペランドメモリ３、データバッファ14、リード・ラ
イト命令出力回路16およびアドレスマルチプレクサ４は
ビット単位に独立して動作可能なように構成されてお
り、オペランドメモリ３にはアドレスマルチプレクサ４
を介して、ビットを構成するメモリごとに読出し、書込
みアドレスが選択して与えられる。
イト命令出力回路16およびアドレスマルチプレクサ４は
ビット単位に独立して動作可能なように構成されてお
り、オペランドメモリ３にはアドレスマルチプレクサ４
を介して、ビットを構成するメモリごとに読出し、書込
みアドレスが選択して与えられる。
またデータバッファ14はオペランドデータの各ビット
の読出し、書込み指令に従ってビットごとに入出力方向
を指定する。
の読出し、書込み指令に従ってビットごとに入出力方向
を指定する。
ここで１ワードを８ビット構成とした場合について説
明する。
明する。
この場合は、アドレスマルチプレクサ４は８個、オペ
ランドメモリ３は最低８個必要であり、データバッファ
14は８ビット構成となり、リード・ライト命令出力回路
16は８個のオペランドメモリ３に個別にリード・ライト
命令を与える。
ランドメモリ３は最低８個必要であり、データバッファ
14は８ビット構成となり、リード・ライト命令出力回路
16は８個のオペランドメモリ３に個別にリード・ライト
命令を与える。
次に第２図のシーケンスプログラムを実行例としてそ
の動作を説明する。
の動作を説明する。
オペランド記号はＲ□□○の□□がレジスタのワード
アドレスを示し、○がビットアドレスを示す。各オペラ
ンドのメモリへの格納状態の一例を第３図に示してい
る。
アドレスを示し、○がビットアドレスを示す。各オペラ
ンドのメモリへの格納状態の一例を第３図に示してい
る。
第２図のa,b,cは接点命令であるので、オペランドメ
モリ３からは単にデータを読出すだけでよい。このとき
アドレスマルチプレクサ４は全てリードアドレスを選択
するようになっており、データバッファ14は全て入力方
向になっている。
モリ３からは単にデータを読出すだけでよい。このとき
アドレスマルチプレクサ４は全てリードアドレスを選択
するようになっており、データバッファ14は全て入力方
向になっている。
次にコイル命令Ａを実行するときは、命令デコーダ12
はコイル命令の次の命令も同時にデコードし、次の命令
が書込みを要する命令ではなく、また対象となるビット
アドレスがこれから実行しようとしているコイル命令の
ビットアドレスと一致していなければ、コイル命令によ
るオペランドメモリ３への書込みと次の命令によるオペ
ランドメモリ３からの読み込みを並列に実行する。
はコイル命令の次の命令も同時にデコードし、次の命令
が書込みを要する命令ではなく、また対象となるビット
アドレスがこれから実行しようとしているコイル命令の
ビットアドレスと一致していなければ、コイル命令によ
るオペランドメモリ３への書込みと次の命令によるオペ
ランドメモリ３からの読み込みを並列に実行する。
この例ではリードアドレス出力回路17にはRW00（レジ
スタをワード単位で指定する場合はＷをつけるものとす
る）のアドレスが出力され、ライトアドレス出力回路18
にはRW01のアドレスが出力される。
スタをワード単位で指定する場合はＷをつけるものとす
る）のアドレスが出力され、ライトアドレス出力回路18
にはRW01のアドレスが出力される。
アドレスマルチプレクサ４は、コイル命令に対応する
ビットＯのオペランドメモリにのみライトアドレスを与
え、他のメモリにはリードアドレスを与えるように制御
される。
ビットＯのオペランドメモリにのみライトアドレスを与
え、他のメモリにはリードアドレスを与えるように制御
される。
データバッファ14はビットＯのバッファのみ出力方向
とし、他のビットは入力方向にする。リード・ライト命
令出力回路はビットＯに対応するオペランドメモリにの
みライト命令を出力し、他のメモリにはリード命令を与
えるように制御される。全体の実行の様子を第４図のタ
イムチャートに示す。
とし、他のビットは入力方向にする。リード・ライト命
令出力回路はビットＯに対応するオペランドメモリにの
みライト命令を出力し、他のメモリにはリード命令を与
えるように制御される。全体の実行の様子を第４図のタ
イムチャートに示す。
このように命令を実行することにより、コイル命令の
実行時間は接点命令の実行時間に隠れ、実質的にはゼロ
となり、全体の実行速度が向上する。但し、コイル命令
が連続する場合や、コイル命令のビットアドレスと次の
命令のビットアドレスが一致した場合には並列実行はで
きないので、コイル命令の実行時間も接点命令の実行時
間と同じになる。
実行時間は接点命令の実行時間に隠れ、実質的にはゼロ
となり、全体の実行速度が向上する。但し、コイル命令
が連続する場合や、コイル命令のビットアドレスと次の
命令のビットアドレスが一致した場合には並列実行はで
きないので、コイル命令の実行時間も接点命令の実行時
間と同じになる。
上記の実施例では命令実行制御回路に命令先読みを行
わせてコイル命令と接点命令とを並列に実行させたが、
命令の先読みのない構成を用いる場合にも、上記と同様
にビット単位にアクセス可能なメモリ構成を用いると、
ビット単位の書込みが可能になり、コイル命令などの命
令実行速度が向上する。
わせてコイル命令と接点命令とを並列に実行させたが、
命令の先読みのない構成を用いる場合にも、上記と同様
にビット単位にアクセス可能なメモリ構成を用いると、
ビット単位の書込みが可能になり、コイル命令などの命
令実行速度が向上する。
このときリードアドレス出力回路とライトアドレス出
力回路とはアドレス出力回路として１個にまとめること
ができるので、アドレスマルチプレクサが不要となり、
より簡単な構成となる。
力回路とはアドレス出力回路として１個にまとめること
ができるので、アドレスマルチプレクサが不要となり、
より簡単な構成となる。
以上説明したように本発明のプログラマブルコントロ
ーラでは、そのシーケンス演算装置がオペランドメモリ
をビット単位に読出し、書込み可能なように構成されて
いるので、コイル命令などの実行においてオペランドメ
モリからの読出しが不要で書込みだけの動作でよく、こ
れによってシーケンス命令の実行速度を向上させること
ができる。
ーラでは、そのシーケンス演算装置がオペランドメモリ
をビット単位に読出し、書込み可能なように構成されて
いるので、コイル命令などの実行においてオペランドメ
モリからの読出しが不要で書込みだけの動作でよく、こ
れによってシーケンス命令の実行速度を向上させること
ができる。
また命令の先読みを行うことによって接点命令とコイ
ル命令とを並列に実行させることが可能となり、命令実
行速度をさらに向上させることが可能である。
ル命令とを並列に実行させることが可能となり、命令実
行速度をさらに向上させることが可能である。
第１図は本発明によるプログラマブルコントローラの一
実施例を示す系統図、第２図はシーケンスプログラムの
一例を示す図、第３図は第２図のシーケンスプログラム
に使用されるオペランドメモリの構成を示す図、第４図
は本発明におけるシーケンス演算装置の動作を示すタイ
ムチャート、第５図は従来のシーケンス演算装置の構成
を示す系統図、第６図は従来のシーケンス演算装置の動
作を示すタイムチャートである。 １……シーケンス演算装置 ２……プログラムメモリ ３……オペランドメモリ ４……アドレスマルチプレクサ 11……実行制御回路、12……命令デコーダ 13……命令実行回路、14……データバッファ 15……アドレス出力回路 16……リード・ライト命令出力回路 17……リードアドレス出力回路 18……ライトアドレス出力回路
実施例を示す系統図、第２図はシーケンスプログラムの
一例を示す図、第３図は第２図のシーケンスプログラム
に使用されるオペランドメモリの構成を示す図、第４図
は本発明におけるシーケンス演算装置の動作を示すタイ
ムチャート、第５図は従来のシーケンス演算装置の構成
を示す系統図、第６図は従来のシーケンス演算装置の動
作を示すタイムチャートである。 １……シーケンス演算装置 ２……プログラムメモリ ３……オペランドメモリ ４……アドレスマルチプレクサ 11……実行制御回路、12……命令デコーダ 13……命令実行回路、14……データバッファ 15……アドレス出力回路 16……リード・ライト命令出力回路 17……リードアドレス出力回路 18……ライトアドレス出力回路
Claims (1)
- 【請求項１】シーケンスプログラムを実行するシーケン
ス演算回路を備えたプログラマブルコントローラにおい
て、前記シーケンス演算回路は、オペランドメモリの読
み出し番地を指定するリードアドレス出力回路と、前記
オペランドメモリの書き込み番地を指定するライトアド
レス出力回路と、前記オペランドメモリに対する読み出
し，書き込みをビット単位で制御する命令制御回路と、
前記命令制御回路からの読み出し，書き込み指令に対応
してリードアドレスまたはライトアドレスを選択して前
記オペランドメモリに与えるアドレスマルチプレクサと
を備え、前記オペランドメモリの読み出しと書き込みを
並列実行可能としたことを特徴とするプログラマブルコ
ントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226445A JP2680371B2 (ja) | 1988-09-12 | 1988-09-12 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226445A JP2680371B2 (ja) | 1988-09-12 | 1988-09-12 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0275003A JPH0275003A (ja) | 1990-03-14 |
| JP2680371B2 true JP2680371B2 (ja) | 1997-11-19 |
Family
ID=16845216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226445A Expired - Lifetime JP2680371B2 (ja) | 1988-09-12 | 1988-09-12 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680371B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878203A (ja) * | 1981-11-05 | 1983-05-11 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| JPS59100306U (ja) * | 1982-12-22 | 1984-07-06 | 株式会社日立製作所 | シ−ケンス制御演算装置 |
-
1988
- 1988-09-12 JP JP63226445A patent/JP2680371B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0275003A (ja) | 1990-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 11 |
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|
| EXPY | Cancellation because of completion of term | ||
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Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 12 |