JPS5878203A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS5878203A JPS5878203A JP17761881A JP17761881A JPS5878203A JP S5878203 A JPS5878203 A JP S5878203A JP 17761881 A JP17761881 A JP 17761881A JP 17761881 A JP17761881 A JP 17761881A JP S5878203 A JPS5878203 A JP S5878203A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- memory
- bit
- user program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1159—Image table, memory
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15048—Microprocessor
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は汎用のマイクロプロセッサを用いて構成する
プログラマブル・コントローラに関する。
プログラマブル・コントローラに関する。
周知のようにプログラマブル・コントローラは基本的に
ユーザプログラムが格納されるユーザプログラムメモリ
と、外部入力信号が与えられる入力回路と、外部出力信
号を送出する出力回路と、上記入力回路および出力回路
に対応した入出力データのバッフ戸メモリとなる入出カ
メモリと、上記ユーザプログラムメモリの各命令を順次
高速に実行し、上記入力メモリのデータ間のビット演篩
処理をし、その処理結束で上記入出カメモリの出力デー
タをビット単位で書換える命令実行手段と、上記入力回
路の入力データを上記入出カメモリの所定エリアに書込
むとともに、該入出カメモリの所定エリアの出力データ
を上記出力回路にセットする入出力更新手段とを有し、
上記命令実行手段および入出力更新手段の動作を交互に
繰り返すように構成されており、外部入出力信号間の論
理をユーザプログラムによって任意に関連付け、これに
より所望のシーケンス制御等を行なうものである。
ユーザプログラムが格納されるユーザプログラムメモリ
と、外部入力信号が与えられる入力回路と、外部出力信
号を送出する出力回路と、上記入力回路および出力回路
に対応した入出力データのバッフ戸メモリとなる入出カ
メモリと、上記ユーザプログラムメモリの各命令を順次
高速に実行し、上記入力メモリのデータ間のビット演篩
処理をし、その処理結束で上記入出カメモリの出力デー
タをビット単位で書換える命令実行手段と、上記入力回
路の入力データを上記入出カメモリの所定エリアに書込
むとともに、該入出カメモリの所定エリアの出力データ
を上記出力回路にセットする入出力更新手段とを有し、
上記命令実行手段および入出力更新手段の動作を交互に
繰り返すように構成されており、外部入出力信号間の論
理をユーザプログラムによって任意に関連付け、これに
より所望のシーケンス制御等を行なうものである。
この種のブローグラマプル・コントローラは、最近では
その殆どが汎用のマイクロプロセッサを用いて構成され
、ユーザプログラムメモリに格納された各ユーザ命令を
マイクロプロセッサのインタプリタプログラムによって
順次解読実行するインタプリタ方式がとられている。
その殆どが汎用のマイクロプロセッサを用いて構成され
、ユーザプログラムメモリに格納された各ユーザ命令を
マイクロプロセッサのインタプリタプログラムによって
順次解読実行するインタプリタ方式がとられている。
ブ［１グラマプル・コントローラでは、特にコンピュー
タの知識がない人でも容易に使いこなせるように、その
プログラミングは簡単であることが重要であり、そのた
めに多くのプログラマブル・コントローラでは、従来か
らの継電器ラダーダイヤグラムのようなシーケンス回路
図と直結した形でユーザプログラムを組めるように、そ
の命令語はできる限り単純化されている。従来の汎用マ
イクロプロセッサを使ったプログラマブル・コントロー
ラでは、マイクロプロセッサ自体が４ビット並列処理あ
るいは８ビット並列処理を主体としたものであって、ビ
ット演算やビット操作を簡単に行なえるようなアーキテ
クチャではなかったため、上述の如くシーケンス制御の
ための命令体系（ビット演算やビット操作が中心である
）で作成されたユーザプログラムをマイクロプロセッサ
が直接実行することはできず、インタプリタ方式でもっ
てこれを処理していた。
タの知識がない人でも容易に使いこなせるように、その
プログラミングは簡単であることが重要であり、そのた
めに多くのプログラマブル・コントローラでは、従来か
らの継電器ラダーダイヤグラムのようなシーケンス回路
図と直結した形でユーザプログラムを組めるように、そ
の命令語はできる限り単純化されている。従来の汎用マ
イクロプロセッサを使ったプログラマブル・コントロー
ラでは、マイクロプロセッサ自体が４ビット並列処理あ
るいは８ビット並列処理を主体としたものであって、ビ
ット演算やビット操作を簡単に行なえるようなアーキテ
クチャではなかったため、上述の如くシーケンス制御の
ための命令体系（ビット演算やビット操作が中心である
）で作成されたユーザプログラムをマイクロプロセッサ
が直接実行することはできず、インタプリタ方式でもっ
てこれを処理していた。
インタプリタ方式のプログラマブル・コント［」−ラの
場合、１ステツプのビット演算を行なうユーザ命令がマ
イクロプロセッサの複数のステップのインタプリタプロ
グラムによって解読実行される訳で、必然的にユーザプ
ログラムの実行速度が遅くなるという欠点を有している
。プログラマブル・コントローラにおけるユーザプログ
ラムの実行周期は、そのコントローラの入出力応答特性
を決定付ける重要な要素であり、インタプリタ方式によ
ってユーザプログラムの実行周期が余り長くなると、高
速応答を要求される制御対象には使用できない等の問題
を生ずる。
場合、１ステツプのビット演算を行なうユーザ命令がマ
イクロプロセッサの複数のステップのインタプリタプロ
グラムによって解読実行される訳で、必然的にユーザプ
ログラムの実行速度が遅くなるという欠点を有している
。プログラマブル・コントローラにおけるユーザプログ
ラムの実行周期は、そのコントローラの入出力応答特性
を決定付ける重要な要素であり、インタプリタ方式によ
ってユーザプログラムの実行周期が余り長くなると、高
速応答を要求される制御対象には使用できない等の問題
を生ずる。
この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、最近出現してきたビット演算、ビッ
ト操作が簡単に行なえるようにした汎用マイクロプロセ
ッサを用い、ユーザプログラムをインタプリタ方式で実
行するのではむく、ユーザプログラム自体がマイクロプ
ロセッサの機械語で組まれ、それが直接実行されるよう
にし、これによりユーザプログラムを極めて高速で実）
）できるようにしたプログラマブル・コントローラを提
供することにある。
あり、その目的は、最近出現してきたビット演算、ビッ
ト操作が簡単に行なえるようにした汎用マイクロプロセ
ッサを用い、ユーザプログラムをインタプリタ方式で実
行するのではむく、ユーザプログラム自体がマイクロプ
ロセッサの機械語で組まれ、それが直接実行されるよう
にし、これによりユーザプログラムを極めて高速で実）
）できるようにしたプログラマブル・コントローラを提
供することにある。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図に示すように、この発明に係るプログラマブル・
コントローラは、ビット演算およびビット操作が可能な
汎用マイクロブＯセ２す（ＣＰＵ）１と、このＣＰＵ１
によってアクセスされるＲＯＭ２およびＲＡＭ３とで演
算制御部が構成される。
コントローラは、ビット演算およびビット操作が可能な
汎用マイクロブＯセ２す（ＣＰＵ）１と、このＣＰＵ１
によってアクセスされるＲＯＭ２およびＲＡＭ３とで演
算制御部が構成される。
またこのプログラマブル・コントローラは、外部入力信
号が与えられる入力回路４と、外部出力信号を送出する
出力回路５と、プログラムコンソール６と、表示器７と
を備えている。
号が与えられる入力回路４と、外部出力信号を送出する
出力回路５と、プログラムコンソール６と、表示器７と
を備えている。
ＣＰＵ１は、通常の４ビツトあるいは８ビット並列処理
のものと全く同じ機能を有する他、以下の表に示すよう
なビット演算およびビット操作の命令を処理する機能を
有している。
のものと全く同じ機能を有する他、以下の表に示すよう
なビット演算およびビット操作の命令を処理する機能を
有している。
上記の表における機能説明中のキャリというのは、ＣＰ
ｔＪｌ内の１ビツトアキユームレータであり、またＲＡ
Ｍ３には各ワードの１ビツトずつを直接アクセスできる
ようにしたエリア（これをダイレクトビットエリアとい
う）が設定されており、ダイレクトビットアドレスとい
うのはそのダイレクトビットエリアの特定ビットを指す
アドレスのことである。
ｔＪｌ内の１ビツトアキユームレータであり、またＲＡ
Ｍ３には各ワードの１ビツトずつを直接アクセスできる
ようにしたエリア（これをダイレクトビットエリアとい
う）が設定されており、ダイレクトビットアドレスとい
うのはそのダイレクトビットエリアの特定ビットを指す
アドレスのことである。
上記の表から明らかなように、ＲＡＭ３の任意の１ビツ
トを直接アクセスできるとともに、１ビツトアキユーム
レータキヤリを用いて１ビツトの論理演算を行なえるの
である。これらの命令を使用することにより、従来のプ
ログラマブル・コントローラの命令体系と殆ど同じ形で
ユーザプログラムを作成でき、そのプログラムをＣＰＵ
１によって直接実行することができる。すなわち、ＲＡ
Ｍ３の上記ダイレクトビットエリアは、上記入力回路４
および出力回路５に対応した入出力データのバッファメ
モリとなる入出カメモリ３Ｂとして使用される。また、
ユーザプログラムが格納されるユーザプログラムメモリ
３ＡもＣＰＵ１が直接アクセス可能なＲＡＭａ上に設定
される。
トを直接アクセスできるとともに、１ビツトアキユーム
レータキヤリを用いて１ビツトの論理演算を行なえるの
である。これらの命令を使用することにより、従来のプ
ログラマブル・コントローラの命令体系と殆ど同じ形で
ユーザプログラムを作成でき、そのプログラムをＣＰＵ
１によって直接実行することができる。すなわち、ＲＡ
Ｍ３の上記ダイレクトビットエリアは、上記入力回路４
および出力回路５に対応した入出力データのバッファメ
モリとなる入出カメモリ３Ｂとして使用される。また、
ユーザプログラムが格納されるユーザプログラムメモリ
３ＡもＣＰＵ１が直接アクセス可能なＲＡＭａ上に設定
される。
第２図は上述した本発明のプログラマブル・コントロー
ラの動作の概要を示すフローチャートである。このフロ
チャートはＲＯＭ２に格納されているシステムプログラ
ムの構成に対応する。以下この７０チヤートに従って順
次説明する。最初のルーチン（１）ではプログラムコン
ソール６からの入力を取込む。次のルーチン（２）では
プログラムコンソール６のモードスイッチがプログラム
設定モードになっているかプログラム実行モードになっ
ているかを判断する。プログラム設定モードの場合、ル
ーチン（３）に進み、プログラムコンソール６からの指
令入力に基づき、ＲＡ Ｍ ３ ｒｉ＋のユーザプログ
ラムメモリ３Ａに入力されたユーザ命令を書込んだり、
あるいは入力されたアドレスのユーザ命令を読出して表
示器７に供給したりするプログラムのり一ド／ライト処
理が行なわれる。
ラの動作の概要を示すフローチャートである。このフロ
チャートはＲＯＭ２に格納されているシステムプログラ
ムの構成に対応する。以下この７０チヤートに従って順
次説明する。最初のルーチン（１）ではプログラムコン
ソール６からの入力を取込む。次のルーチン（２）では
プログラムコンソール６のモードスイッチがプログラム
設定モードになっているかプログラム実行モードになっ
ているかを判断する。プログラム設定モードの場合、ル
ーチン（３）に進み、プログラムコンソール６からの指
令入力に基づき、ＲＡ Ｍ ３ ｒｉ＋のユーザプログ
ラムメモリ３Ａに入力されたユーザ命令を書込んだり、
あるいは入力されたアドレスのユーザ命令を読出して表
示器７に供給したりするプログラムのり一ド／ライト処
理が行なわれる。
プログラム実行モードの場合、まずルーチン（４）で、
入力回路４に与えられている各外部入力信号に対応した
入力データをＲＡＭ３中の入出カメモリ３Ｂにおいて予
めアドレス割当されている各エリアに書込む。続いてル
ーチン（５）に進み、ユーザプログラムメモリ３Ａに格
納されているユーザプログラムを実行することになる。
入力回路４に与えられている各外部入力信号に対応した
入力データをＲＡＭ３中の入出カメモリ３Ｂにおいて予
めアドレス割当されている各エリアに書込む。続いてル
ーチン（５）に進み、ユーザプログラムメモリ３Ａに格
納されているユーザプログラムを実行することになる。
つまりユーザプログラムメモリ３Ａの先頭アドレスにジ
ャンプするのである。そして、このユーザプログラムメ
モリ３Ａにユーザが任意に設定した命令（上述のビット
演算およびビット操作命令等）に従って入出カメモリ３
Ｂのデータ間のビット演篩処理をし、その処理結果で入
出カメモリ３Ｂの出力データをビット単位で書換える。
ャンプするのである。そして、このユーザプログラムメ
モリ３Ａにユーザが任意に設定した命令（上述のビット
演算およびビット操作命令等）に従って入出カメモリ３
Ｂのデータ間のビット演篩処理をし、その処理結果で入
出カメモリ３Ｂの出力データをビット単位で書換える。
コーザプログラムの最後には必ずエンド命令が挿入され
ていて、そのエンド命令が検出されると、Ｒ’ＯＭ ２
に格納されている入出力更新ルーチン（６）の先頭アド
レスにジャンプし、入出力更新動作を行なう。入出力更
新動作というのは、ユーザプログラム実行ルーチン（５
）によって書換えられた入出カメモリ３Ｂの各出力デー
タをそれぞれ対応する出力回路５の各エリアにセットす
る。これによりその出力データが外部出力信号として送
出される（これが出力更新動作である）。また同時に、
入力回路４に与えられている最新の外部入力信号に対応
する入力データを入出カメモリ３Ｂの各対応ビットエリ
アに書込む（入力更新動作）。この動作が終了したら、
再びユーザプログラムメモリ３Ａの先頭番地にジャンプ
し、ユーザプログラムを実行する。このようにしてユー
ザプログラムの実行動作と入出力更新動作を繰り返すこ
とにより入力回路４に与えられる外部入力信号と、出力
回路５から送出する外部出力信号との間の論理がユーザ
プログラムメモリ３Ａに設定された内容に従って変化づ
る。
ていて、そのエンド命令が検出されると、Ｒ’ＯＭ ２
に格納されている入出力更新ルーチン（６）の先頭アド
レスにジャンプし、入出力更新動作を行なう。入出力更
新動作というのは、ユーザプログラム実行ルーチン（５
）によって書換えられた入出カメモリ３Ｂの各出力デー
タをそれぞれ対応する出力回路５の各エリアにセットす
る。これによりその出力データが外部出力信号として送
出される（これが出力更新動作である）。また同時に、
入力回路４に与えられている最新の外部入力信号に対応
する入力データを入出カメモリ３Ｂの各対応ビットエリ
アに書込む（入力更新動作）。この動作が終了したら、
再びユーザプログラムメモリ３Ａの先頭番地にジャンプ
し、ユーザプログラムを実行する。このようにしてユー
ザプログラムの実行動作と入出力更新動作を繰り返すこ
とにより入力回路４に与えられる外部入力信号と、出力
回路５から送出する外部出力信号との間の論理がユーザ
プログラムメモリ３Ａに設定された内容に従って変化づ
る。
以上詳細に説明したように、−この発明に係るプログラ
マブル・コントローラは、ビット演篩およびビット操作
が可能な汎用マイクロプロセラ４ノを用い、ユーザプロ
グラムをこの′マイクロプロセッサの機械語でもって設
定し、与イクロプロセツリがユーザプログラムを直接実
行できるようにしたので、従来のインタプリタ方式のプ
ログラマブル・コントローラと比ベニーザブログラムの
実行速度は大幅に速くなり、ユーザプログラムの実行周
期が短く、入出力の応答特性を大幅に向上させることが
できる他、従来のインタプリタプログラムを格納するメ
モリが不要となり、ＣＰＬｌ、ＲＯＭ。
マブル・コントローラは、ビット演篩およびビット操作
が可能な汎用マイクロプロセラ４ノを用い、ユーザプロ
グラムをこの′マイクロプロセッサの機械語でもって設
定し、与イクロプロセツリがユーザプログラムを直接実
行できるようにしたので、従来のインタプリタ方式のプ
ログラマブル・コントローラと比ベニーザブログラムの
実行速度は大幅に速くなり、ユーザプログラムの実行周
期が短く、入出力の応答特性を大幅に向上させることが
できる他、従来のインタプリタプログラムを格納するメ
モリが不要となり、ＣＰＬｌ、ＲＯＭ。
ＲＡＭを１チツプに構成したいわゆるワンチップマイク
ロコンピュータでもって相当規模のプログラマブル・コ
ントローラを構成することができるという効果もある。
ロコンピュータでもって相当規模のプログラマブル・コ
ントローラを構成することができるという効果もある。
第１図はこの発明の一実施例に係るプログラマブル・コ
ントローラのブロック図、第２図は同上プログラマブル
・コントローラのシステムプログラムの構成を示すフロ
ーチャー１・である。 １・・・・・・・・・マイクロプロセッサ２・・・・・
・・・・ＲＯＭ ３・・・・・・・・・ＲＡＭ ４・・・・・・・・・入力回路 ５・・・・・・・・・出力回路 第１図 ＡＭ 第２図
ントローラのブロック図、第２図は同上プログラマブル
・コントローラのシステムプログラムの構成を示すフロ
ーチャー１・である。 １・・・・・・・・・マイクロプロセッサ２・・・・・
・・・・ＲＯＭ ３・・・・・・・・・ＲＡＭ ４・・・・・・・・・入力回路 ５・・・・・・・・・出力回路 第１図 ＡＭ 第２図
Claims (1)
- （１） ユーザプログラムが格納されるニー１７’プロ
グラムメモリと、外部入力信号が与えられる人。 力面、路と、外部出力信号を送出門る出力回路と、上記
入力回路および出力回路に対応した入出力データのバッ
ファメモリとなる入出カメモリと、上記ユーザプログラ
ムメモリの各命令を順次高速に実行し、上記入力メモリ
のデータ間のビットＨ算処理をし、その処理結果で上記
入出力タモリの出力データをビット単位で書換える命令
実行手段と、上記入力回路の入力データを上記入出カメ
モリの所定エリアに書込むとともに、該入出カメモリの
所定エリアの出力データを上記出力回路にセットする入
出力更新手段とを有し、上記命令実行手段および入出力
更新手段の動作を交互に繰り返すプログラマブル・コン
トローラであって、ビット演算、ビット操作可能なマイ
クロプロセッサでらって上記命令実行手段および入出力
更新手段を構成するとともに、上記ユーザプログ）ムメ
モリおよび入出カメモリを上記マイクロプロセッサが直
接アクセス可能な主メモリ上に設定し、上記ユーザ１０
グラムを上記マイクロプロセッサが直接実行する機械語
でもって設定するようにしたことを特徴とするプログラ
マブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17761881A JPS5878203A (ja) | 1981-11-05 | 1981-11-05 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17761881A JPS5878203A (ja) | 1981-11-05 | 1981-11-05 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5878203A true JPS5878203A (ja) | 1983-05-11 |
Family
ID=16034150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17761881A Pending JPS5878203A (ja) | 1981-11-05 | 1981-11-05 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878203A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275003A (ja) * | 1988-09-12 | 1990-03-14 | Toshiba Corp | プログラマブルコントローラ |
-
1981
- 1981-11-05 JP JP17761881A patent/JPS5878203A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275003A (ja) * | 1988-09-12 | 1990-03-14 | Toshiba Corp | プログラマブルコントローラ |
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