JPH056208B2 - - Google Patents
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- Publication number
- JPH056208B2 JPH056208B2 JP61252195A JP25219586A JPH056208B2 JP H056208 B2 JPH056208 B2 JP H056208B2 JP 61252195 A JP61252195 A JP 61252195A JP 25219586 A JP25219586 A JP 25219586A JP H056208 B2 JPH056208 B2 JP H056208B2
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- JP
- Japan
- Prior art keywords
- program
- register
- rom
- reset
- processing unit
- Prior art date
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- Expired - Lifetime
Links
- 230000010365 information processing Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101150071403 INP1 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 102100029968 Calreticulin Human genes 0.000 description 1
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 1
- 101150016601 INP2 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、複数種類の初期設定が可能な情報処
理装置に関する。
理装置に関する。
(ロ) 従来の技術
特公昭60−37938号には、初期設定用の複数種
類のプログラムをROMの分割した各ブロツクに
記憶すると共に、このROMのアドレス入力端子
のうち、下位ビツトを中央処理装置（以下、
CPUと呼ぶ）のアドレスバスに接続し、上位ビ
ツトを選択スイツチに接続した情報処理装置が開
示されており、CPUの同一アドレス空間上に割
り付けられた複数種類のプログラムは、選択スイ
ツチにより、そのいずれかが選択される構成であ
つた。
類のプログラムをROMの分割した各ブロツクに
記憶すると共に、このROMのアドレス入力端子
のうち、下位ビツトを中央処理装置（以下、
CPUと呼ぶ）のアドレスバスに接続し、上位ビ
ツトを選択スイツチに接続した情報処理装置が開
示されており、CPUの同一アドレス空間上に割
り付けられた複数種類のプログラムは、選択スイ
ツチにより、そのいずれかが選択される構成であ
つた。
(ハ) 発明が解決しようとする問題点
近年、技術の進歩に伴ない、複数の処理モード
を有し各モードで各々異なる機能を実現する
CPUが開発されており、このようなCPUでは、
各モードに応じた初期設定を行なわなければなら
ない。
を有し各モードで各々異なる機能を実現する
CPUが開発されており、このようなCPUでは、
各モードに応じた初期設定を行なわなければなら
ない。
このようなCPUを用いてシステムを構成する
場合、従来技術を利用して、各モードに対応する
初期設定プログラムを、ROMの各々別のブロツ
クに記憶し、選択スイツチにより必要なプログラ
ムを選択するようにすることは、一応可能ではあ
る。
場合、従来技術を利用して、各モードに対応する
初期設定プログラムを、ROMの各々別のブロツ
クに記憶し、選択スイツチにより必要なプログラ
ムを選択するようにすることは、一応可能ではあ
る。
しかしながら、オペレータは、通常、CPUが
どのようなモードで動作すべきかということまで
は分からないので、選択スイツチによる方法は、
実用に適さず、仮に、オペレータが分かつたとし
ても、スイツチ選択ミスによる誤動作を起こしや
すいという問題がある。
どのようなモードで動作すべきかということまで
は分からないので、選択スイツチによる方法は、
実用に適さず、仮に、オペレータが分かつたとし
ても、スイツチ選択ミスによる誤動作を起こしや
すいという問題がある。
(ニ) 問題点を解決するための手段
本発明は、初期設定用のプログラムを複数種類
記憶したROMを備え、該ROMのプログラムを
中央処理装置が実行することにより、システムの
初期設定を行ない、その後、RAMに実行すべき
プログラムをロードする情報処理装置において、
命令に応じてリセツト信号を発生し前記中央処理
装置をソフト的にリセツトするソフトリセツト回
路と、電源投入により所定の状態に設定され命令
により内容が書換え可能なレジスタとを設け、前
記ROMのアドレス入力端子のうち、下位ビツト
を前記中央処理装置のアドレスバスに接続し、上
位ビツトを前記レジスタの出力端子に接続すると
共に、前記RAMにロードされるプログラム中に
レジスタ書換え命令及びリセツト命令を書き込
み、該命令に基づき、前記レジスタの内容を書換
え、書換え後、前記ソフトリセツト回路を用いて
前記中央処理装置をリセツトして、電源投入時と
は異なる種類の初期設定用プログラムを実行可能
としたものである。
記憶したROMを備え、該ROMのプログラムを
中央処理装置が実行することにより、システムの
初期設定を行ない、その後、RAMに実行すべき
プログラムをロードする情報処理装置において、
命令に応じてリセツト信号を発生し前記中央処理
装置をソフト的にリセツトするソフトリセツト回
路と、電源投入により所定の状態に設定され命令
により内容が書換え可能なレジスタとを設け、前
記ROMのアドレス入力端子のうち、下位ビツト
を前記中央処理装置のアドレスバスに接続し、上
位ビツトを前記レジスタの出力端子に接続すると
共に、前記RAMにロードされるプログラム中に
レジスタ書換え命令及びリセツト命令を書き込
み、該命令に基づき、前記レジスタの内容を書換
え、書換え後、前記ソフトリセツト回路を用いて
前記中央処理装置をリセツトして、電源投入時と
は異なる種類の初期設定用プログラムを実行可能
としたものである。
(ホ) 作用
本発明では、プログラム中の命令によりレジス
タの内容が書換えられ、このレジスタの内容によ
りROMのブロツクが選択されるので、ソフトウ
エアで初期設定用のプログラムを選択することが
可能となり、人手を必要としない。
タの内容が書換えられ、このレジスタの内容によ
りROMのブロツクが選択されるので、ソフトウ
エアで初期設定用のプログラムを選択することが
可能となり、人手を必要としない。
(ヘ) 実施例
第１図は、本発明の実施例の構成を示すブロツ
図であり、１は初期設定の異なる第１及び第２モ
ードで動作可能なCPU、２はデータバス、３は
アドレスバス、４は外部からロードされるプログ
ラム及びデータを記憶するRAM、５はプログラ
ムを記憶したデイスク、６はフロツピーデイスク
ドライブ装置FDD、７はフロツピーデイスクコ
ントローラFDC、８は例えばCRTCコントロー
ラ等のＩ／Ｏ、９はパワーオンリセツト回路、１
０は４種類の初期設定プログラムINP１〜INP４
を記憶し、RAM４と共にメインメモリを構成す
るROM、１１は入力端子Ｄがデータバス２に接
続され、CPU１のアウト命令によりデータが書
込まれる２つのフリツプフロツプ１２及び１３よ
り成るレジスタ、１４はデコーダ１５、ANDゲ
ート１６、ワンシヨツトマルチ回路１７より成
り、ソフト的にCPU１にリセツトをかけるため
のリセツト回路、１８はデコーダ、１９はAND
ゲート、２０はORゲートである。
図であり、１は初期設定の異なる第１及び第２モ
ードで動作可能なCPU、２はデータバス、３は
アドレスバス、４は外部からロードされるプログ
ラム及びデータを記憶するRAM、５はプログラ
ムを記憶したデイスク、６はフロツピーデイスク
ドライブ装置FDD、７はフロツピーデイスクコ
ントローラFDC、８は例えばCRTCコントロー
ラ等のＩ／Ｏ、９はパワーオンリセツト回路、１
０は４種類の初期設定プログラムINP１〜INP４
を記憶し、RAM４と共にメインメモリを構成す
るROM、１１は入力端子Ｄがデータバス２に接
続され、CPU１のアウト命令によりデータが書
込まれる２つのフリツプフロツプ１２及び１３よ
り成るレジスタ、１４はデコーダ１５、ANDゲ
ート１６、ワンシヨツトマルチ回路１７より成
り、ソフト的にCPU１にリセツトをかけるため
のリセツト回路、１８はデコーダ、１９はAND
ゲート、２０はORゲートである。
そして、ROM１０のアドレス入力端子A0〜
A14のうち、下位ビツト13A0〜A12はアドレスバ
ス３に接続されており、上位ビツト２ビツトA13
及びA14はレジスタ１１の出力QA及びQBに接続さ
れており、このレジスタ１１を構成するフリツプ
フロツプ１２及び１３のクリア端子CRは、パワ
ーオンリセツト回路９の出力に接続されている。
A14のうち、下位ビツト13A0〜A12はアドレスバ
ス３に接続されており、上位ビツト２ビツトA13
及びA14はレジスタ１１の出力QA及びQBに接続さ
れており、このレジスタ１１を構成するフリツプ
フロツプ１２及び１３のクリア端子CRは、パワ
ーオンリセツト回路９の出力に接続されている。
ROM１０は、１ブロツクの容量が8Kバイトの
４つのブロツクより成り、第２図に示すように、
ブロツク１〜ブロツク４に各々プログラムINP１
〜INP４を記憶する構成であり、これらの各ブロ
ツクは、CPU１のアドレス空間上では、第３図
に示すように、同一空間に割り付けられている。
又、本実施例では、CPU１の第１モード及び第
２モードに対応する初期設定プログラムを、
各々、プログラムINP１及びINP２として記憶し
ている。
４つのブロツクより成り、第２図に示すように、
ブロツク１〜ブロツク４に各々プログラムINP１
〜INP４を記憶する構成であり、これらの各ブロ
ツクは、CPU１のアドレス空間上では、第３図
に示すように、同一空間に割り付けられている。
又、本実施例では、CPU１の第１モード及び第
２モードに対応する初期設定プログラムを、
各々、プログラムINP１及びINP２として記憶し
ている。
そこで、電源が投入されると、パワーオンリセ
ツト回路９からリセツトパルスRTが発生し、
CPU１、RAM４、Ｉ／Ｏ８等の全てがリセツト
されると共に、レジスタ１１がクリアされて、そ
の内容「QAQB」が「00」になる。CPU１はリセ
ツトされると、予め定まつた特定のメモリアドレ
ス、ここでは、000000Hを指定してその内容を読
込もうとするが、この場合、レジスタ１１により
ROM１０の上位アドレスA13及びA14が「00」と
なつているので、ROM１０のブロツク１が選択
され、プログラムINP１がCPU１により実行さ
れる。このため、CPU１や、RAM４、FDC７、
Ｉ／Ｏ８等のメモリ及び各種周辺デバイスは、第
１モードに応じた初期設定が為される。又、プロ
グラムINP１はブートプログラムを含んでおり、
デイスク５のプログラムは、データバス２を介し
てRAM４にロードされる。このようにして外部
からプログラムがロードされると、CPU１は第
１モードでロードされたプログラムの実行を開始
する。
ツト回路９からリセツトパルスRTが発生し、
CPU１、RAM４、Ｉ／Ｏ８等の全てがリセツト
されると共に、レジスタ１１がクリアされて、そ
の内容「QAQB」が「00」になる。CPU１はリセ
ツトされると、予め定まつた特定のメモリアドレ
ス、ここでは、000000Hを指定してその内容を読
込もうとするが、この場合、レジスタ１１により
ROM１０の上位アドレスA13及びA14が「00」と
なつているので、ROM１０のブロツク１が選択
され、プログラムINP１がCPU１により実行さ
れる。このため、CPU１や、RAM４、FDC７、
Ｉ／Ｏ８等のメモリ及び各種周辺デバイスは、第
１モードに応じた初期設定が為される。又、プロ
グラムINP１はブートプログラムを含んでおり、
デイスク５のプログラムは、データバス２を介し
てRAM４にロードされる。このようにして外部
からプログラムがロードされると、CPU１は第
１モードでロードされたプログラムの実行を開始
する。
今、ロードされたプログラムの先頭に、レジス
タ１１の内容を「10」に変更する命令が、そし
て、続いて、CPU１をリセツトする命令が書か
れてあるとすると、CPU１はアウト命令を用い
てレジスタに「10」を書込み、書込み後、リセツ
ト回路１４を動作させ、リセツトパルスSRTを
発生させる。このリセツトパルスSRTは、ORゲ
ート２０を介してCPU１をリセツトするので、
CPU１は再びアドレス000000Hを指定する。と
ころが、この場合、ROM１０のアドレスビツト
A13及びA14は「10」となつているので、今度は
ブロツク２が選択され、プログラムINP２が
CPU１により実行されることとなる。従つて、
CPU１、RAM４、FDC７、Ｉ／Ｏ８等は、今度
は、第２モードに応じた初期設定が為される。そ
して、この第２モードでデイスク５内の各種プロ
グラムが実行されることになる。
タ１１の内容を「10」に変更する命令が、そし
て、続いて、CPU１をリセツトする命令が書か
れてあるとすると、CPU１はアウト命令を用い
てレジスタに「10」を書込み、書込み後、リセツ
ト回路１４を動作させ、リセツトパルスSRTを
発生させる。このリセツトパルスSRTは、ORゲ
ート２０を介してCPU１をリセツトするので、
CPU１は再びアドレス000000Hを指定する。と
ころが、この場合、ROM１０のアドレスビツト
A13及びA14は「10」となつているので、今度は
ブロツク２が選択され、プログラムINP２が
CPU１により実行されることとなる。従つて、
CPU１、RAM４、FDC７、Ｉ／Ｏ８等は、今度
は、第２モードに応じた初期設定が為される。そ
して、この第２モードでデイスク５内の各種プロ
グラムが実行されることになる。
このように、電源投入時は、常に第１モードの
初期設定が行なわれるが、ロードするプログラム
中にレジスタ内容を書換えるプログラムを書込ん
でおけば、人手を介することなく、第２モードの
初期設定が行なえる。勿論、INP３やINP４に対
応する初期設定も、レジスタ１１の内容を対応す
る値に書換えることにより、自由に実行させるこ
とができる。
初期設定が行なわれるが、ロードするプログラム
中にレジスタ内容を書換えるプログラムを書込ん
でおけば、人手を介することなく、第２モードの
初期設定が行なえる。勿論、INP３やINP４に対
応する初期設定も、レジスタ１１の内容を対応す
る値に書換えることにより、自由に実行させるこ
とができる。
以上、特殊なCPUを用いたシステムを例に上
げて説明したが、通常のCPUを用いた場合でも、
異なる初期設定をソフト的に実現したいシステム
では、本発明は大いに効果的である。
げて説明したが、通常のCPUを用いた場合でも、
異なる初期設定をソフト的に実現したいシステム
では、本発明は大いに効果的である。
尚、ROM１０の各ブロツクに記憶するプログ
ラムとしては、メモリや周辺デバイス等を初期化
するためのプログラムだけでも良いし、ロード用
のブートストラツププログラムを含んでも良い。
ラムとしては、メモリや周辺デバイス等を初期化
するためのプログラムだけでも良いし、ロード用
のブートストラツププログラムを含んでも良い。
(ト) 発明の効果
本発明に依れば、複数の初期設定のうち、実行
しようとするプログラムに応じた初期設定を、人
手を介することなく、行なうことができ、非常に
実用的なシステムを実現できるようになる。
しようとするプログラムに応じた初期設定を、人
手を介することなく、行なうことができ、非常に
実用的なシステムを実現できるようになる。
第１図は本発明の実施例の構成を示すブロツク
図、第２図はROMの内容を示す説明図、第３図
はメインメモリのアドレス空間を示すメモリマツ
プ図である。 １…CPU、２…データバス、３…アドレスバ
ス、４…RAM、１０…ROM、１１…レジスタ。
図、第２図はROMの内容を示す説明図、第３図
はメインメモリのアドレス空間を示すメモリマツ
プ図である。 １…CPU、２…データバス、３…アドレスバ
ス、４…RAM、１０…ROM、１１…レジスタ。
Claims (1)
- １ 初期設定用のプログラムを複数種類記憶した
ROMを備え、該ROMのプログラムを中央処理
装置が実行することにより、システムの初期設定
を行ない、その後、RAMに実行すべきプログラ
ムをロードする情報処理装置において、命令に応
じてリセツト信号を発生し前記中央処理装置をソ
フト的にリセツトするソフトリセツト回路と、電
源投入により所定の状態に設定され命令により内
容が書換え可能なレジスタとを設け、前記ROM
のアドレス入力端子のうち、下位ビツトを前記中
央処理装置のアドレスバスに接続し、上位ビツト
を前記レジスタの出力端子に接続すると共に、前
記RAMにロードされるプログラム中にレジスタ
書換え命令及びリセツト命令を書き込み、該命令
に基づき、前記レジスタの内容を書換え、書換え
後、前記ソフトリセツト回路を用いて前記中央処
理装置をリセツトして、電源投入時とは異なる種
類の初期設定用プログラムを実行可能としたこと
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252195A JPS63106026A (ja) | 1986-10-23 | 1986-10-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252195A JPS63106026A (ja) | 1986-10-23 | 1986-10-23 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63106026A JPS63106026A (ja) | 1988-05-11 |
| JPH056208B2 true JPH056208B2 (ja) | 1993-01-26 |
Family
ID=17233825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252195A Granted JPS63106026A (ja) | 1986-10-23 | 1986-10-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106026A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156336A (ja) * | 1984-12-27 | 1986-07-16 | Meidensha Electric Mfg Co Ltd | リセツトアドレス発生回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126846U (ja) * | 1984-01-30 | 1985-08-26 | 株式会社東芝 | メモリ切換え制御回路 |
-
1986
- 1986-10-23 JP JP61252195A patent/JPS63106026A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156336A (ja) * | 1984-12-27 | 1986-07-16 | Meidensha Electric Mfg Co Ltd | リセツトアドレス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63106026A (ja) | 1988-05-11 |
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