JPH0275003A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の目的）　　　　□ （産業上の利用分野〉 本発明は主として鉄鋼、製紙プラント、公共システム、
自動車製造などの産業用システムの制御に使用されるプ
ログラマブルコントローラにかかり、特にその制御機能
の中核となるシーケンス演算装置の改良に関するもので
ある。

（従来の技術） ラダーダイアグラムによってプ［１グラミングされるシ
ーケンスプログラムの一例を第２図に示Ｊ。

近年プログラマブルコントローラ（以下ＰＣと呼ぶ）に
対してますま１高速なシーケンス演ｎ処理能力が求めら
れてきており、第２図のようなプログラムは専用のシー
ケンス演算装置により実行されるようになってきている
。

従来のＰＣにおけるシーケンス演算装置の構成の一例を
第５図に示１゜また第６図はこのシーケンス演算装置が
第２図のシーケンスプログラムを実行する様子を示すタ
イムヂャ−１へである。

第２図において、ａ、ｂ、ｃ、ｄは接点命令、Ａ、Ｂは
コイル命令であり、０内に示した番号の順に命令が実行
される。

従来の演算装置でのオペランドのメモリへの格納状態の
一例を第３図に示す。

ここで分るように各接点などのデバイスの情報は１ワー
ドのメモリの中にビット単位に詰めて格納されており、
従ってシーケンス命令の演算時にはオペランドメモリか
ら読出したデータから命令に含まれるデバイスアドレス
に従って、１ビツトのデバイス情報を取出す必要がある
。

この場合、接点命令については読出すだけで済むが、コ
イル命令では、−旦コイルのデバイスを含むメ［リデー
タを１ワード読込／Ｖだ後、コイル命令への入力に従っ
て１ビツト分だけ書替え、そのデータをオペランドメモ
リへ占戻す必要がおる。

従って接点命令については１ザイクルのメモリサイクル
が行われるだけであるが、コイル命令については２サイ
クルのメモリサイクルが必要であり、命令の実行速度が
遅くなる。

（発明が解決しようとする課題） 上述したように従来のシーケンス演算装置では、複数個
のデバイスデータを１ワードのオペランドメモリに格納
しているので、コイル命令などのようにオペランドメモ
リに対して古込み動作を行う命令ではオペランドメモリ
のデータを一旦読出した後、１ビツト分のデータのみを
変更し、それを再びオペランドメモリに書込むという操
作が必要となり、このため接点命令に比較して命令実行
速度が遅くなるという問題がある。

本発明はラダーダイアグラムで記述されたシーケンスプ
ログラムを実行するプログラマブルコントローラにおい
て、シーケンス演算装置を、オペランドメモリをビット
単位でアクセス可能なように構成することにより、シー
ケンス命令特にコイル命令の演算を高速に行えるように
した合理的なプログラマブルコントローラを（足供する
ことを目的としている。

〔発明の構成〕

（課題を解決するための手段と作用） 本発明はプログラマブルコン１〜ローラのシーケンス演
算回路を、オペランドメモ′りの読出し番地を指定する
リードアドレス出力回路と、書込み番地を指定するライ
１〜アドレス出力回路と、１ワードのオペランドデータ
をビットごとに読出し、書込み可能なオペランドメモリ
と、オペランドメモリの１ワードの中の各ビットを構成
するメモリに対してリードアドレスとライトアドレスと
を選択して与えるアドレスマルチプレクサと、各ビット
を構成するメモリに対して独立に読出し、書込み命令を
与える命令制御回路を設置ノ、占込み動作を含むシーケ
ンス命令を実行するときは、対象となるオペランドビッ
トにのみ書込みを行うことによって、占込みの前（オペ
ランドデータのワード全体を読出し、論理演算の操作に
よって対象ビットのみを占替える操作を省略し、また書
込み動作中にオペランドメモリの他の部分にリードアド
レスとリード命令を与えることによって、読出し動作と
書込み動作を並列に実行させ、これによってシーケンス
プログラムの実行速度の向上を図るものである。

（実施例） 本発明の一実施例を第１図に示す。

第１図において１はシーケンス演ｎ装置、１１は実行制
御回路、１２は命令デー１−ダ、１３は命令実行回路、
１４はデータバッファ、１６はリード・ライｌ−命令出
力回路、１７はリードアドレス出力回路、１８はライ１
〜アドレス出力回路であり、また２はプログラムメモリ
、３はオペランドメモリ、４はアドレスマルチプレクサ
である。

実行制御回路１１はプログラムメモリ２にアドレスを出
力すると共に、演算装置仝休のタイミングを調整する。

また実行制御回路１１は常に命令の先読みを行い、現在
実行中の命令の次の命令も命令デコーダ１２に取込むよ
うに制御する。

命令デコーダ１２は命令を解釈し、命令実行回路１３と
協調して制御し、さらにリード・ライト命令出力回路１
６を動作させ、オペランドメモリ３に読出し、書込み命
令を与える。

オペランドメモリ３、データバッファ１４、リード・ラ
イト命令出力回路１６およびアドレスマルチプレクサ４
はビット単位に独立して動作可能なように構成されてお
り、オペランドメモリ３にはアドレスマルチプレクサ４
を介して、ビットを構成ｆるメ［りごとに読出し、書込
みアドレスが選択して与′えられる。

またデータバッフ？１４はオペランドデータの各ビット
の読出し、書込み指令に従ってビットごとに入出力方向
を指定す論。

ここで１ワードを８ビツト構成とした場合について説明
する。

この場合は、アドレスマルチプレクサ４は８個、オペラ
ンドメモリ３は最低８個必要であり、データバッファ１
４は８ビツト構成となり、リード・ライト命令出力回路
１６は８個のオペランドメモリ３に個別にリード・ライ
ト命令を与える。

次に第２図のシーケンスプログラムを実行例としてその
動作を説明する。

オペランド記号はＲロロ○の四日がレジスタのワードア
ドレスを示し、Ｑがビットアドレスを示す。各オペラン
ドのメモリへの格納状態の一例を第３図に示している。

第２図のａ、ｂ、ｃは接点命令であるので、オペランド
メモリ３からは単にデータを読出すだけでよい。このと
きアドレスマルチプレクサ４は全てリードアドレスを選
択するようになっており、データバッファ１４は全て入
力方向になっている。

次にコイル命令Ａを実行するときは、命令デコーダ１２
はコイル命令の次の命令も同時にデコードし、次の命令
が書込みを要する命令ではなく、また対象となるビット
アドレスがこれから実行しようとしているコイル命令の
ビットアドレスと一致していなければ、コイル命令によ
るオペランドメモリ３への書込みと次の命令による牙ペ
ラントメモリ３からの読み込みを並列に実行する。

この例ではリードアドレス出力回路１７にはＲΔ００（
レジスタをワード単位で指定する場合はＷをつけるもの
とする）のアドレスが出力され、う、イトアドレス出力
回路１８にはＲＷＯＩのアドレスが出力される。

アドレスマルチプレクサ４は、コイル命令に対応するビ
ットＯのオペランドメモリにのみライ］へアドレスを与
え、他のメモリにはリードアドレスを与えるように制御
される。

データバッファ１４はビットＯのバッファのみ出力方向
′とし、他のビットは入力方向にする。リード・ライト
命令出力回路はビットＯに対応するオペランドメモリに
のみライト命令を出力し、他のメモリにはリード命令を
与えるように制御される。

全体の実行の様子を第４図のタイムチャートに示す。

このように命令を実行することにより、コイル命令の実
行時間は接点命令の実行時間に隠れ、実質的にはゼロと
なり、全体の実行速度が向上する。

但し、コイル命令が連続する場合や、コイル命令のビッ
トアドレスと次の命令のビットアドレスが一致した場合
には並列実行はできないので、コイル命令の実行時間も
接点命令の実行時間と同じになる。

上記の実施例では命令実行制御回路に命令先読みを行わ
せてコイル命令と接点命令とを並列に実行させたが、命
令の先読みのない構成を用いる場合にも、上記と同様に
ビット単位にアクセス可能なメモリ構成を用いると、ビ
ット単位の書込みが可能になり、コイル命令などの命令
実行速度が向上する。

このときリードアドレス出力回路とライ１〜アドレス出
力回路とはアドレス出力回路として１個にまとめること
ができるので、アドレスマルチプレクサが不要となり、
より簡単な構成となる。

〔発明の効果〕

以上説明したように本発明のプログラマブル−１ントロ
ーラでは、そのシーケンス演ｎ装置がオペランドメモリ
をビット単位に読出し、古込み可能なように構成されて
いるので、コイル命令などの実行においてオペランドメ
モリからの読出しが不要で書込みだけの動作でよく、こ
れによってシーケンス命令の実行速度を向上させること
ができる。

また命令の先読みを行うことによって接点命令とコイル
命令とを並列に実行させることが可能となり、命令実行
速度をさらに向上させることが可能である。

【図面の簡単な説明】

第１図は本発明によるプログラマブル］ントロ−ラの一
実施例を示す系統図、第２図はシーケンスプログラムの
一例を示す図、第３図は第２図のシーケンスプログラム
に使用されるオペランドメモリの構成を示す図、第４図
は本発明におけるシーケンス演算装置の動作を示すタイ
ムチャート、第５図は従来のシーケンス演算装置の構成
を示す系統図、第６図は従来のシーケンス演算装置の動
作を示すタイムチャートである。 １・・・シーケンス演算装置 ２・・・プログラムメモリ ３・・・オペランドメモリ ４・・・アドレスマルチプレクサ １１・・・実行制御回路　　　１２・・・命令デコーダ
１３・・・命令実行回路　　　１４・・・データバッフ
ァ１５・・・アドレス出力回路 １６・・・リード・ライト命令出力回路１７・・・リー
ドアドレス出力回路 １８・・・ライトアドレス出力回路 代理人　弁理士　　猪　股　祥　兄 事３図 第４図 ＠５図

Claims (1)

【特許請求の範囲】
1. シーケンス演算装置、プログラムメモリおよびオペラン
   ドメモリを備えたプログラマブルコントローラにおいて
   、上記シーケンス演算装置がオペランドメモリの読出し
   番地を指定するリードアドレス出力回路、オペランドメ
   モリの書込み番地を指定するライトアドレス出力回路、
   オペランドメモリに対する読出し、書込みをビット単位
   で制御する命令制御回路、および上記命令制御回路から
   の読出し、書込み指令に対応してリードアドレスまたは
   ライトアドレスを選択してオペランドメモリに与えるア
   ドレスマルチプレクサを備えたことを特徴とするプログ
   ラマブルコントローラ。