JPS59100306U - シ−ケンス制御演算装置 - Google Patents

シ−ケンス制御演算装置

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Publication number
JPS59100306U
JPS59100306U JP19328182U JP19328182U JPS59100306U JP S59100306 U JPS59100306 U JP S59100306U JP 19328182 U JP19328182 U JP 19328182U JP 19328182 U JP19328182 U JP 19328182U JP S59100306 U JPS59100306 U JP S59100306U
Authority
JP
Japan
Prior art keywords
sequence control
memory
calculation device
control calculation
control arithmetic
Prior art date
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Pending
Application number
JP19328182U
Other languages
English (en)
Inventor
桜井　仁一
Original Assignee
株式会社日立製作所
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Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図はＭＰＵを用いたシーケンス制御演算装置のブロ
ック図、第２図はメモリの内容説明図、゛第３図はシー
ケンス制御演算命令説明図、第４図は本考案の一実施例
のメモリの構成図、第５図は　　　　−同じく書込みパ
ルス選択！路の具体回路・図、第６図は同じくメモリタ
イミング図である。 １・・・ＭＰＵ、　２・・・ＳＰＵ、　３・・・メモリ
、４・・・書込　　　′みデータセレクタ、５・・・読
み出しデータセレクタ、６・・・アドレスセレクタ、７
・・・書込みパルスセレクタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. シーケンス制御演算を規定するプログラムと人出データ
    を格納するメモリを持ち、プログラムに従って入出力デ
    ータに演算を行い、結果ｉ出力データとして、メモリに
    格納するシーケンス制御演算装置において、メモリをビ
    ット毎に独立した構成とし、演算結果を格納する際、該
    当するビットにのみ実際の書込みを行うこと番特徴とす
    るシーケンス制御演算装置。
JP19328182U 1982-12-22 1982-12-22 シ−ケンス制御演算装置 Pending JPS59100306U (ja)

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JP19328182U JPS59100306U (ja) 1982-12-22 1982-12-22 シ−ケンス制御演算装置

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JP19328182U JPS59100306U (ja) 1982-12-22 1982-12-22 シ−ケンス制御演算装置

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JPS59100306U true JPS59100306U (ja) 1984-07-06

Family

ID=30415747

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19328182U Pending JPS59100306U (ja) 1982-12-22 1982-12-22 シ−ケンス制御演算装置

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JP (1) JPS59100306U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0275003A (ja) * 1988-09-12 1990-03-14 Toshiba Corp プログラマブルコントローラ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0275003A (ja) * 1988-09-12 1990-03-14 Toshiba Corp プログラマブルコントローラ

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