JPS5897661U - メモリ制御装置 - Google Patents

メモリ制御装置

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JPS5897661U
JPS5897661U JP19215181U JP19215181U JPS5897661U JP S5897661 U JPS5897661 U JP S5897661U JP 19215181 U JP19215181 U JP 19215181U JP 19215181 U JP19215181 U JP 19215181U JP S5897661 U JPS5897661 U JP S5897661U
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JP
Japan
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data
address
register
memory
control device
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Pending
Application number
JP19215181U
Other languages
English (en)
Inventor
木村　信秀
Original Assignee
三菱電機株式会社
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Publication date
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Priority to JP19215181U priority Critical patent/JPS5897661U/ja
Publication of JPS5897661U publication Critical patent/JPS5897661U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のメモリ制御装置の一例を示すブロック結
騨図、第２図は第１図の装置の動作タイミング因、第３
図はこの考案の一実施例を示すブロック結線図、第４図
は第３図の装置の動作タイ　′ミング図である。 図において１は高速入出力制御装置、２はアドレスレジ
スタ、３はデータレジスタ、４は転送制御部、５はメモ
リ制御装置、６はメモリアドレスレジスタ、７はメモリ
データレジスタ、８は主記憶装置、９は転送制御部、３
Ｌ　　３２はフリップフロップ、３３．３４はインバー
タ、３５〜３７はＡＮＤゲート、３ＢはＮＡ、ＮＤゲー
ト、３９はＯＲゲート、４２はアドレスインクリメント
信号である。なお各図中同一符号は同−又は相当部分を
示すものとする。

Claims (1)

    【実用新案登録請求の範囲】
  1. 高速人出力制御装置と主記憶装置との相互間でデータ転
    送を行うメモリ制御装置において、上記主記憶装置と上
    記高速入出力装置間のデータ転送を制御する転送制御部
    と、この転送制御部からの信号により送信又は受信する
    データを格納するメモリレジスタと、このメモリレジス
    タの送受信するデータのアドレス情報をセットするアド
    レスレジスタと、１ワードのデー２タ転送リセツト信号
    により上記アドレスレジスタに＋１アドレスインクリメ
    ントする手段とを備えたことを特徴とするメ、モリ制御
    装置。
JP19215181U 1981-12-23 1981-12-23 メモリ制御装置 Pending JPS5897661U (ja)

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JP19215181U JPS5897661U (ja) 1981-12-23 1981-12-23 メモリ制御装置

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JP19215181U JPS5897661U (ja) 1981-12-23 1981-12-23 メモリ制御装置

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JPS5897661U true JPS5897661U (ja) 1983-07-02

Family

ID=30105572

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JP19215181U Pending JPS5897661U (ja) 1981-12-23 1981-12-23 メモリ制御装置

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