JPS62239235A - オペレ−シヨンコ−ドの高速比較動作を備えたデ−タプロセツサ - Google Patents

オペレ−シヨンコ−ドの高速比較動作を備えたデ−タプロセツサ

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JPS62239235A
JPS62239235A JP62017121A JP1712187A JPS62239235A JP S62239235 A JPS62239235 A JP S62239235A JP 62017121 A JP62017121 A JP 62017121A JP 1712187 A JP1712187 A JP 1712187A JP S62239235 A JPS62239235 A JP S62239235A
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JP
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processor
ram
data
bus
interface
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JP62017121A
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フィリップ　アレクサンダー　ダウニー
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Burr Brown Ltd
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Burr Brown Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3802—Instruction prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は一般社データ処理の分野に関し、特にプロセ
ッサの動作制御を目的として○Ｐコードを高速で解読す
るための回路に関する。
（従来の技術） データ処理の分野では、オペレーションコードつまり“
ＯＰコード”と呼ばれる命令の部分を解読（デコード）
するための論理をプロセッサ装置内に設けることはよく
知られている。ＯＰコードは一般に、レジスタ間でのデ
ータ転送、メモリへのアクセス、２つのレジスタ内容の
加算等、プロセッサによって実行されるべき特定の機能
を特定する。
通常のプロセッサ装置の動作において、命令はメモリか
ら逐次アク番スされ、プロセッサ内の該当する論理回路
が正しい制御信号を発生して指定されたプロセッサの動
作を制御できるように、ＯＰコード解読論理がＯＰコー
ドを解読する。
（発明が解決しようとする問題点） この技術分野では、処理装置のスループットを増大でき
ることが強く要求されている。
従って本発明の目的は、データ処理システムにおける改
良された命令解読論理を提供することにある。
本発明の更なる目的は、ＯＰコードの高速解読のためデ
ータプロセッサ内に補助ＯＰコード解読回路を設けるこ
とにある。
また本発明の目的は、プロセッサによるメモリアクセス
の速度を高めまたは制御し、所定のＯＰコードに応じて
プロセッサからアドレスを発生させることにある。
（問題点を解決するための手段） 上記及びその他の目的は発明の好ましい実施例によれば
、各々１つのオペレーションコードから成る複数の命令
を含む情報を記憶するメモリと、第１のオペレーション
コード解読論理手段を含む第１のプロセッサと、上記第
１プロセッサをメモリに接続するデータバスと、該デー
タバスに接続され、データバス上におけるオペレーショ
ンコードの存在に応答して、オペレーションコードを解
読し少くとも１つの制御信号を発生する第２のオペレー
ションコード解読論理手段とを備えたデータ処理装置を
提供することによって達成される。
発明の要旨は、特許請求の範囲に特記しである。
しかし、添付の図面に基づく以下の詳細な説明を参照す
ることによって、発明のその他の特徴はより明らかとな
り、発明は最も分り易く理解されよう。
（実施例） 第１Ａ及び１８図は、本発明の高速○Ｐコード解読及び
比較回路を具備したデータ取得システムの詳細なブロッ
ク図を示している。
データ取得システムは、サンプリング／デジタル化部１
０を有する。該サンプリング／デジタル化部１０はサン
プル／ホールド（Ｓ　／　Ｈ）増巾器１１、マルチプレ
クサ・（ＭＵＸ）１２、Ａ／Ｄコンバータ（ＡＤＣ）１
３、及び入力制御レジスタ１４を含んで成る。
インタフェース装置は、インタフェースデータバス１３
０とインタフェースアドレスバス１５３の間に接続され
たインタフェースプロセッサ１６０を含んで成る。プロ
グラムＦＲＯＭＩ　５２がインタフェースプロセッサ１
６０の動作を制御するプログラム及び／又はデータを記
憶している。
好ましい実施例において、インタフェースプロセッサ１
６０はＴｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ社から市販
されているＴＭＳ　３２０デジタル信号プロセッサであ
る。インクフェースプロセッサ１６０がインタフェース
装置の知能を与え、フレキシブルなオペレーティングモ
ードを提供して各種のデジタル信号処理機能を実行する
ようにプログラム可能である。またインタフェースプロ
セッサ１６０は、サンプリング／デジタル化部１０のデ
ータ取得動作を直接制御するとともに、インタフェース
装置のその他の制御動作を実行可能とするのに充分な速
度で動作する。
第１Ａ図を参照すると、インタフェース装置はデータと
命令を一時的に記憶するためのデータＲＡＭ１３６も備
えている。データＲＡＭ１３６は２重ボートＲＡＭで、
インタフェース装置セ。
す１６０またはホストプロセッサ１００に付設のシステ
ムバス１１０いずれからもアクセスできる。
データＲＡＭ１３６は、ＲＡＭデータバス１３８、さら
に受信器１４６を介してインタフェースデータバス１３
０に接続されている。またデータＲＡＭ１３６はデータ
ラッチ１４０１０−カルデータバス１５０、ホストデー
タバス受信器１１８及びデータバス１１５を介してホス
トシステムバス１１０に接続されている。
ＲＡＭ制御論理１２２が、インタフェースプロセッサ１
６０とシステムバス１１０間におけるデータＲＡＭ１３
６へのアクセス仲裁を制御する。
インタフェースプロセッサ１６０の方が常に高いアクセ
ス優先順位を有する。
ホストＲＡＭアドレス発生器１２８とインタフェースプ
ロセッサＲＡＭアドレス発生器１３２がＲＡＭ制御論理
１２２に応答し、適切なＲＡＭアドレスをＲＡＭアドレ
スバス１３４上に発生する。
ホストアドレス及びアドレス変更デコーダ１１６、割込
論理１１７及び制御論理１２０が、インタフェース装置
に対するホストシステム用の各種のアドレシング及び制
御機能を与える。
ホストプロセッサ１００はバスセグメント１０２を介し
てシステムバス１１０に接続されているウホストブロセ
ソサ１００は任意の適切なプロセッサとし得る。ホスト
システムをサポートするメモＩＪ　１０１が、バスセグ
メント１０３を介してシステムバス１１０に接続されて
いる。好ましい実施例において、システムバス１１０は
ＶＭＥバス規格を満たすバスである。
フィールドプログラマブル論理アレイ　（ＦＰＬＡ）、
特にＭｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏｒｉｅｓ社から市
販されているプログラマブルアレイ論理（Ｐ　Ａ　Ｌ）
装置が、ホストアドレス及びアドレス変更デコーダ１１
６、割込論理１１７、制御論理１２０、ホストＲＡＭア
ドレス発生器１２８、インタフェースプロセッサＲＡＭ
アドレス発生器１３２、及びＲＡＭ制御制御論理１専２ れる。
動作時には、第１Ａ及び１８図に示したインクフェース
ｍＷがインタフェースプロセッサ１６０または外部トリ
ガ源１６２によって決まるサンプリング速度でアナログ
データを検索する。インタフェースプロセッサ１６０は
データを実時間で処理し、それをシステムバス１１０を
介しホストプロセッサ１００によってアクセスされるよ
うにデータＲＡＭ１３６内に記憶可能である。従って、
アナログ信号はグイナミソクＲＡＭのリフレッシュ及び
その他のタスクの処理等ホストシステム内における非同
期事象と独立に、一定の速度で連続的にサンプリングで
きる。
第２図は好ましい実施例のより詳細なブロック図で、第
２図に示した実施例ではＲＡＭ制御論理１２２の形を取
る高速，のＯＰコード解読及び比較回路を示す。ＲＡＭ
制御論理１２２はインタフェースデータバス２１０のバ
ス部１２４に応答する。
インタフェースデータバス部１２４は、ＦＲＯＭ１５２
から発してインタフェースプロセッサ１６０に送られる
プログラム命令用の導路としても機能する。
命令サイクル中のＯＰコードの命令取出し段階時に命令
のＯＰコード部がデータバス２１０上に置かれると（つ
まりメモリエネーブル（ＭＥＭ）信号がアクティブにな
ると）、ＲＡＭ制御論理１２２がそれを読み取る。
発明の好ましい実施例において、ＲＡＭ制御論理１２２
は１つ以上のプログラム制御論理アレイ（Ｐ　Ｌ　Ａ）
から成り、その個々の選択はルーチンの電子回路設計に
委ねられる。バス部１２４上のＯＰコード信号に応答し
て、ＲＡＭＩＩＩ御論理１２２内のＰＬＡが第１Ａ及び
１３図に示したシステムの各異なった部分を制御するの
に必要な該当制御信号を発生する。
本発明の概念はデータバス上におけるＯＰコード信号の
存在に応じて任意の所望目的のため制御信号を発生及び
／又は組み合わせるのに適用できるが、好ましい実施例
において高速の解読及び比較回路は少くとも次の３つの
目的のために使われる：　（１１　２重ボートＲＡＭ制
御、ホストプロセッサ１００とインクフェースプロセッ
サ１６０の要求間の仲裁、（２）インタフェースプロセ
ッサ１６０用の高速のアドレス発生、及び（３）レジス
タ間転送等一部の命令に対しインタフェースプロセッサ
１６０による２重ポートＲＡＭ１３６へのアクセスを不
能にすること。
２重ボー）ＲＡＭの制御機能について見れば、上記した
ようにＲＡＭ１３６はシステムバス１１０とインタフェ
ースプロセッサ１６０の両方によってアクセス可能な２
重ボートを有する。インタフェースプロセッサ１６０は
同期的にアクセスしメモリアクセス中に“待ち状態”モ
ードをサポートしないので、高いアクセス優先順位を持
たなければならない。一方システムバス１１０は非同期
で、そのメモリアクセスのサイクル中に“待ら状９，”
が割込める。
第１Ａ図を参照すると、インタフェースプロセッサ１６
０がアクセスを要求する時点まで、ホストＲＡＭアドレ
ス発生器１２８はＲＡＭアドレスバス１３４に対しエネ
ーブルできる。インタフエ−スプロセッサ１６０がアク
セスを要求すると、ＲＡＭへのアクセスが生じる前に、
ホストＲＡＭアドレス発生器１２８がバス１３４からデ
ィスエーブルされるのに、またインタフェースプロセッ
サＲＡＭアドレス発生器１３２がエネーブルされるのに
一定量の時間が必要である。
インタフェースの好ましい実施例において、インクフェ
ースプロセッサ１６０は非常に高速の装置なので、特別
高価な技術を使わなくても、通常のＤＥＡＤ／ＷＲＩＴ
Ｅ制御信号を扱うのに極めてわずがな時間でよい。
しかし、インタフェースプロセッサ１６０のＤＥＡＤ／
ＷＲＩＴＥ制御信号を高速で解読することによって、時
間とスループットの要求がさらに一層達成される。
現在の命令が実行中に、インタフェースプロセッサ１６
０は次のＯＰコードをＦＲＯＭ　１５２から“ブリフェ
ッチ”する。従って、あるサイクルが実行し終る前のそ
の進行中に、ＯＰコードがインタフェースデータバス１
３０上に現われる。次いでＯＰコードは上記したように
、ＰＬＡ等の比較器及びランダム論理から成る適切な回
路を用いて解読される。実行サイクルの前にＯＰコード
は解読されるので、実際には、インクフェースプロセッ
サ１６０からＤＥＡＤ／Ｗｌ？［ＴＥストローブが発生
ずる前に、２重ボートＲＡＭでのメモリアクセス制御判
定が行なわれることになる。
従って、解読されたＯＰコードがインタフェース１６０
による２重ポートＲＡＭ１３６へのアクセスを要求した
場合には、インタフェースプロセッサのメモリアクセス
制御信号が現われる前に、ホストＲＡＭアドレス発生器
１２８がＲＡＭアドレスバス１３４からディセーブル可
能となり、且つインタフェースプロセッサＲＡＭアドレ
ス発生器１３２がエネーブル可能になる。
早期のアドレス発生の点については、命令のブリフェッ
チ期間中に早期のｏＰコード比較を行なうことによって
、インタフェースプロセッサ１６０によるＤＥＡＤ／Ｗ
ＲＩＴＥ信号の発生前に、インタフェースプロセッサＲ
ＡＭアドレス発生器１３２がその機能を実行し得る。
前述したように、こ＼に開示の回路は、例えばデータメ
モリ部とプログラムメモリ部間でデータを伝送する命令
の実行中等、一定の○Ｐコードのときインタフェースプ
ロセッサ１６０によるメモリアクセスを不能にすること
ができる。ＯＰコードの高速比較回路がバス２１０上の
データをＯＰコードとして誤って解釈するのを防ぐため
、ＲＡＭ制御論理１２２はこの種のデータ転送命令に関
するＯＰコードを検出したら直ちに、１つ以上の適切な
制御信号を発生することによって２重ボートＲＡＭ１３
６をディセーブルする。
各種の制御信号は、当業者が容易に構成可能なＲＡ　Ｍ
　ＩＩ　＜Ｂ論理１２２内の適切なデコード回路から発
生される。
−，ＯＰコードの高速比較動作を備えた上記のデータプ
ロセッサは種々変更でき、こ＼に例示し詳述した好まし
い実施例以外の多（の態様を取り得ることが当業者には
明らかであろう。
従って、特許請求の範囲は発明の精神及び範囲内に入る
発明のあらゆる変更を包含するものである。
【図面の簡単な説明】
第１Ａ及び１８図は組み合わされて本発明の高速のＯＰ
コード解読及び比較回路を具備したデータ取得システム
の形をしたデータ処理システムの詳細なブロック図を示
す。 第２図は本発明の高速のＯＰコード解読及び比較回路の
好ましい実施例のより詳細なブロック図である。 １２２・・・第２のＯＰコード解読論理手段、１３０．
１２４，２１０・・・データバス、１３６・・・メモリ
、

Claims (1)

  1. 【特許請求の範囲】 １、各々１つのオペレーションコードから成る複数の命
    令を含む情報を記憶するメモリと、 第１のオペレーションコード解読論理手段を含む第１の
    プロセッサと、 上記第１プロセッサをメモリに接続するデータバスと、 該データバスに接続され、データバス上におけるオペレ
    ーションコードの存在に応答して、オペレーションコー
    ドを解読し少くとも１つの制御信号を発生する第２のオ
    ペレーションコード解読論理手段とを備えたデータ処理
    装置。
JP62017121A 1986-04-05 1987-01-27 オペレ−シヨンコ−ドの高速比較動作を備えたデ−タプロセツサ Pending JPS62239235A (ja)

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GB8608368 1986-04-05
GB8608368A GB2188759B (en) 1986-04-05 1986-04-05 Data processing with op code early comparison

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JPS62239235A true JPS62239235A (ja) 1987-10-20

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