JPS6170651A - デ−タアレイの移動方式 - Google Patents
デ−タアレイの移動方式Info
- Publication number
- JPS6170651A JPS6170651A JP19301384A JP19301384A JPS6170651A JP S6170651 A JPS6170651 A JP S6170651A JP 19301384 A JP19301384 A JP 19301384A JP 19301384 A JP19301384 A JP 19301384A JP S6170651 A JPS6170651 A JP S6170651A
- Authority
- JP
- Japan
- Prior art keywords
- address
- access control
- memory access
- data
- direct memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ上の或領域に展開されているデータアレ
イを他の領域に移動する方式に係り、特にマイクロプロ
セッサが自らこの移動を制御するのでは無（、周辺回路
を起動するのみで実施することを可能とするデータアレ
イの移動方式に関する。
イを他の領域に移動する方式に係り、特にマイクロプロ
セッサが自らこの移動を制御するのでは無（、周辺回路
を起動するのみで実施することを可能とするデータアレ
イの移動方式に関する。
近年、各種情報処理装置が普及するに伴い、マイクロプ
ロセッサの制御により各種機能を発揮する装置が使用さ
れるようになって来た。これらの装置はメモリを用い、
データアレイを格納して処理している。この処理を行う
に際に、プログラム構造を容易にするため、各タスク毎
にアクセスするメモリ領域が定められている場合、メモ
リ上に展開されているデータアレイの移動を行う必要が
ある。
ロセッサの制御により各種機能を発揮する装置が使用さ
れるようになって来た。これらの装置はメモリを用い、
データアレイを格納して処理している。この処理を行う
に際に、プログラム構造を容易にするため、各タスク毎
にアクセスするメモリ領域が定められている場合、メモ
リ上に展開されているデータアレイの移動を行う必要が
ある。
即ち例えばＰＯ８端末装置の如き装置においては、各商
品の値段の合計を演算し、総金額と預かり金額とから杓
金額を演算するような演算用タスりがアクセスするメモ
リ領域と、この演算内容を表示する場合、表示用タスク
がアクセスするメモリ領域が異なるため、演算内容のデ
ータアレイを表示用タスクがアクセスするメモリ領域に
移動させてから読出して表示する。
品の値段の合計を演算し、総金額と預かり金額とから杓
金額を演算するような演算用タスりがアクセスするメモ
リ領域と、この演算内容を表示する場合、表示用タスク
がアクセスするメモリ領域が異なるため、演算内容のデ
ータアレイを表示用タスクがアクセスするメモリ領域に
移動させてから読出して表示する。
このようなデータアレイのメモリ上における移動は頻繁
に発生するが、この移動を司るためにマイクロプロセッ
サの負担が増大しないことが必要である。
に発生するが、この移動を司るためにマイクロプロセッ
サの負担が増大しないことが必要である。
第２図は従来のデータアレイの移動を説明する図である
。
。
マイクロプロセッサ１はメモリ３の例えば１０００番地
からｌｏＦＦ番地迄の領域に格納されている２５６バイ
トのデータアレイを、８０００番地から８ＯＦＦ番地迄
の領域に移動する場合、まず１０００番地のデータをメ
モリ３から読出し内１ 部レジスタ２に一
時格納する。次に内部レジスタ２に格納したデータをメ
モリ３の８０００番地に書込む。
からｌｏＦＦ番地迄の領域に格納されている２５６バイ
トのデータアレイを、８０００番地から８ＯＦＦ番地迄
の領域に移動する場合、まず１０００番地のデータをメ
モリ３から読出し内１ 部レジスタ２に一
時格納する。次に内部レジスタ２に格納したデータをメ
モリ３の８０００番地に書込む。
次に１００１番地のデータを内部レジスタ２に格納し８
００１番地に書込む。このように移動元のアドレスと移
動先のアドレスをインクリメントしながらデータの読出
しと書込み動作を２５６回繰り返してデータアレイの移
動を完了する。
００１番地に書込む。このように移動元のアドレスと移
動先のアドレスをインクリメントしながらデータの読出
しと書込み動作を２５６回繰り返してデータアレイの移
動を完了する。
上記の如くデータアレイの移動中はマイクロプロセッサ
がプログラムの指示に従って動作し、この移動作業に占
有されてしまい他の仕事が出来ない。従って大量のデー
タで構成されるデータアレイを移動する場合、装置の効
率が著しく低下するという問題がある。
がプログラムの指示に従って動作し、この移動作業に占
有されてしまい他の仕事が出来ない。従って大量のデー
タで構成されるデータアレイを移動する場合、装置の効
率が著しく低下するという問題がある。
上記問題点は、プロセッサにより制御され、処理すべき
データを記憶するメモリを備えた装置に−おいて、第１
と第２のダイレクト・メモリ・アクセス制御回路とレジ
スタ及びレジスタ用ゲートとを設け、プロセッサがメモ
リ上のデータアレイを移動する場合、前記第１のダイレ
クト・メモリ・アクセス制御回路に移動元の先頭アドレ
スと移動データ量とを指示し、前記第２のダイレクト・
メモリ・アクセス制御回路に移動先の先頭アドレスと移
動データ量とを指示して、前記第１と第２のダイレクト
・メモリ・アクセス制御回路を起動し、第１のダイレク
ト・メモリ・アクセス制御回路は前記レジスタにデータ
を読出し、第２のダイレクト・メモリ・アクセス制御回
路がレジスタ用ゲートを介して該先頭アドレスからメモ
リ上に順次書込みを行うようにした、本発明によるデー
タアレイの移動方式によって解決される。
データを記憶するメモリを備えた装置に−おいて、第１
と第２のダイレクト・メモリ・アクセス制御回路とレジ
スタ及びレジスタ用ゲートとを設け、プロセッサがメモ
リ上のデータアレイを移動する場合、前記第１のダイレ
クト・メモリ・アクセス制御回路に移動元の先頭アドレ
スと移動データ量とを指示し、前記第２のダイレクト・
メモリ・アクセス制御回路に移動先の先頭アドレスと移
動データ量とを指示して、前記第１と第２のダイレクト
・メモリ・アクセス制御回路を起動し、第１のダイレク
ト・メモリ・アクセス制御回路は前記レジスタにデータ
を読出し、第２のダイレクト・メモリ・アクセス制御回
路がレジスタ用ゲートを介して該先頭アドレスからメモ
リ上に順次書込みを行うようにした、本発明によるデー
タアレイの移動方式によって解決される。
即ちダイレクト・メモリ・アクセス制御面路を２組設け
、マイクロプロセッサが移動元の先頭アドレスと移動先
の先頭アドレス及び移動データ量を指示するのみで、ダ
イレクト・メモリ・アクセス制御回路が独自に外部レジ
スタとゲートを仲介し、メモリ上のデータアレイを読出
して移動先に書込むことをマイクロプロセッサの制御を
必要とせずに実施出来るようにしたものである。
、マイクロプロセッサが移動元の先頭アドレスと移動先
の先頭アドレス及び移動データ量を指示するのみで、ダ
イレクト・メモリ・アクセス制御回路が独自に外部レジ
スタとゲートを仲介し、メモリ上のデータアレイを読出
して移動先に書込むことをマイクロプロセッサの制御を
必要とせずに実施出来るようにしたものである。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
マイクロプロセッサｌはダイレクト・メモリ・アクセス
制御回路４のアドレスカウンタ７とバイトカウンタ６の
アドレスをアドレスバス１７を経てアドレスデコーダ１
２に送出する。アドレスデコーダ１２はこのアドレスを
デコードし、アドレスカウンタ７とバイトカウンタ６に
書込み信号を送出してイネーブルとする。
制御回路４のアドレスカウンタ７とバイトカウンタ６の
アドレスをアドレスバス１７を経てアドレスデコーダ１
２に送出する。アドレスデコーダ１２はこのアドレスを
デコードし、アドレスカウンタ７とバイトカウンタ６に
書込み信号を送出してイネーブルとする。
マイクロプロセッサ１はデータバス１７を経て、アドレ
スカウンタ７にメモリ３の転送元の先頭アドレスを、バ
イトカウンタ６に転送ハイド数を送出して夫々セットす
る。
スカウンタ７にメモリ３の転送元の先頭アドレスを、バ
イトカウンタ６に転送ハイド数を送出して夫々セットす
る。
次にマイクロプロセッサ１はアドレスバス１６を経てア
ドレスデコーダ１２にダイレクト・メモリ・アクセス制
御回路５のアドレスカウンタ１０とバイトカウンタ９の
アドレスを送出する。アドレスデコーダ１２はこのアド
レスをデコードし、アドレスカウンタ１０とバイトカウ
ンタ９に書込み信号を送出してイネーブルとする。
ドレスデコーダ１２にダイレクト・メモリ・アクセス制
御回路５のアドレスカウンタ１０とバイトカウンタ９の
アドレスを送出する。アドレスデコーダ１２はこのアド
レスをデコードし、アドレスカウンタ１０とバイトカウ
ンタ９に書込み信号を送出してイネーブルとする。
マイクロプロセツサ−はデータバス１７を経て、アドレ
スカウンター０にメモリ３の転送先の先頭アドレスを、
ハイドカウンタ９に転送バイト数を送出して夫々セット
する。
スカウンター０にメモリ３の転送先の先頭アドレスを、
ハイドカウンタ９に転送バイト数を送出して夫々セット
する。
ここで、マイクロプロセッサ１はアドレスデコーダ１２
を経てダイレクト・メモリ・アクセス制御回路４のタイ
ミング発生回路８とダイレクト・メモリ・アクセス制御
回路５のタイミング発生回路１１にダイレクト・メモリ
・アクセス開始信号を送出させる。
を経てダイレクト・メモリ・アクセス制御回路４のタイ
ミング発生回路８とダイレクト・メモリ・アクセス制御
回路５のタイミング発生回路１１にダイレクト・メモリ
・アクセス開始信号を送出させる。
タイミング発生回路８はマイクロプロセッサ−にダイレ
クト・メモリ・アクセス要求信号を送出してマイクロプ
ロセッサ−がメモリ３をアクセスしている場合、このア
クセスを中断させる。
クト・メモリ・アクセス要求信号を送出してマイクロプ
ロセッサ−がメモリ３をアクセスしている場合、このア
クセスを中断させる。
マイクロプロセッサ−からダイレクト・メモリ・アクセ
ス許可信号がタイミング発生回路８に発行されると、ア
ドレスカウンタ７のアドレスがアドレスバス１６を経て
メモリ３に送出され、このアドレスで１ハイドのデータ
が読出される。このデータはデータバス１７を経て外部
レジスター３のラッチ１４に転送され、タイミング発生
回路８の送出する書込み信号により書込まれる。
ス許可信号がタイミング発生回路８に発行されると、ア
ドレスカウンタ７のアドレスがアドレスバス１６を経て
メモリ３に送出され、このアドレスで１ハイドのデータ
が読出される。このデータはデータバス１７を経て外部
レジスター３のラッチ１４に転送され、タイミング発生
回路８の送出する書込み信号により書込まれる。
タイミング発生回路８の送出する書込み信号は同時にタ
イミング発生回路１１に送出され、タイミング発生回路
１１はラッチ１４にデータが格納されたことを知り、マ
イクロプロセッサ１にダイレクト・メモリ・アクセス要
求信号を送出する。
イミング発生回路１１に送出され、タイミング発生回路
１１はラッチ１４にデータが格納されたことを知り、マ
イクロプロセッサ１にダイレクト・メモリ・アクセス要
求信号を送出する。
マイクロプロセッサ１からダイレクト・メモリ・アクセ
ス許可信号を得るとタイミング発生回路１１は外部レジ
スタ１３のゲート１５にレジスタ続出し信号を送出し、
ラッチ１４のデータを読出させ、アドレスカウンタ１０
の指示するメモリ３上のアドレスに書込む。
ス許可信号を得るとタイミング発生回路１１は外部レジ
スタ１３のゲート１５にレジスタ続出し信号を送出し、
ラッチ１４のデータを読出させ、アドレスカウンタ１０
の指示するメモリ３上のアドレスに書込む。
上記動作をダイレクト・メモリ・アクセス制御回路４は
バイトカウンタ６にセットされたハイド数繰り返し、ダ
イレクト・メモリ・アクセス制御回路５もバイトカウン
タ９に格納されたハイド数繰り返すと夫々タイミング発
生回路８または１１からマイクロプロセッサ１に移動完
了割込み信号を送出させる。
バイトカウンタ６にセットされたハイド数繰り返し、ダ
イレクト・メモリ・アクセス制御回路５もバイトカウン
タ９に格納されたハイド数繰り返すと夫々タイミング発
生回路８または１１からマイクロプロセッサ１に移動完
了割込み信号を送出させる。
マイクロプロセッサｌはタイミング発生回路１１からの
移動完了割込み信号によりデータアレイの移動完了を認
識する。
移動完了割込み信号によりデータアレイの移動完了を認
識する。
以上説明した如く、本発明はマイクロプロセッサがデー
タアレイのメモリ上の移動に占有されることを免れるこ
とが出来るため、他の処理を遂行することが可能となり
、装置の処理効率を高めることが出来る。
タアレイのメモリ上の移動に占有されることを免れるこ
とが出来るため、他の処理を遂行することが可能となり
、装置の処理効率を高めることが出来る。
又マイクロプロセッサがプログラムの指示で移動を行う
のではなく、ハードウェアで実施するため高速にデータ
アレイの移動を実施出来る。
のではなく、ハードウェアで実施するため高速にデータ
アレイの移動を実施出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は従来のデータアレイの移動を説明する図である
。 図において、 １はマイクロプロセッサ、２は内部レジスタ、３はメモ
リ、 ４、５はダイレクト・メモリ・アクセス制御回路、６．
９はバイトカウンタ、 ７．１０はアドレスカウンタ、 ８．１１はタイミング発生回路、 １２はアドレスデコーダ、１３はレジスタ、１４はラッ
チ、 Ｉ５はゲートである。
。 図において、 １はマイクロプロセッサ、２は内部レジスタ、３はメモ
リ、 ４、５はダイレクト・メモリ・アクセス制御回路、６．
９はバイトカウンタ、 ７．１０はアドレスカウンタ、 ８．１１はタイミング発生回路、 １２はアドレスデコーダ、１３はレジスタ、１４はラッ
チ、 Ｉ５はゲートである。
Claims (1)
- プロセッサにより制御され、処理すべきデータを記憶す
るメモリを備えた装置において、第１と第２のダイレク
ト・メモリ・アクセス制御回路とレジスタ及びレジスタ
用ゲートとを設け、プロセッサがメモリ上のデータアレ
イを移動する場合、前記第１のダイレクト・メモリ・ア
クセス制御回路に移動元の先頭アドレスと移動データ量
とを指示し、前記第２のダイレクト・メモリ・アクセス
制御回路に移動先の先頭アドレスと移動データ量とを指
示して、前記第１と第２のダイレクト・メモリ・アクセ
ス制御回路を起動し、第１のダイレクト・メモリ・アク
セス制御回路は前記レジスタにデータを読出し、第２の
ダイレクト・メモリ・アクセス制御回路がレジスタ用ゲ
ートを介して該先頭アドレスからメモリ上に順次書込み
を行うことを特徴とするデータアレイの移動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19301384A JPS6170651A (ja) | 1984-09-14 | 1984-09-14 | デ−タアレイの移動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19301384A JPS6170651A (ja) | 1984-09-14 | 1984-09-14 | デ−タアレイの移動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6170651A true JPS6170651A (ja) | 1986-04-11 |
Family
ID=16300737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19301384A Pending JPS6170651A (ja) | 1984-09-14 | 1984-09-14 | デ−タアレイの移動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6170651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0464848A2 (en) * | 1990-07-06 | 1992-01-08 | Nec Corporation | Structure for enabling direct memory-to-memory transfer |
-
1984
- 1984-09-14 JP JP19301384A patent/JPS6170651A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0464848A2 (en) * | 1990-07-06 | 1992-01-08 | Nec Corporation | Structure for enabling direct memory-to-memory transfer |
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