JPH0314157A - データ拡張型マイクロプロセッサ - Google Patents
データ拡張型マイクロプロセッサInfo
- Publication number
- JPH0314157A JPH0314157A JP1151622A JP15162289A JPH0314157A JP H0314157 A JPH0314157 A JP H0314157A JP 1151622 A JP1151622 A JP 1151622A JP 15162289 A JP15162289 A JP 15162289A JP H0314157 A JPH0314157 A JP H0314157A
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- JP
- Japan
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- data bus
- data
- extended
- extended data
- bus
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241001455214 Acinonyx jubatus Species 0.000 description 1
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特に外部データバ
スの転送能力を上けるように外部データバス幅を拡張し
たデータ拡張型マイクロプロセッサに関する。
スの転送能力を上けるように外部データバス幅を拡張し
たデータ拡張型マイクロプロセッサに関する。
従来、マイクロプロセッサの外部データバスは、マイク
ロプロセッサの内部アーキテクチャ（例えば、演算部の
精度やレジスタ幅）と同一・ヒフ１ル幅もしくはその半
分のビット幅となっており、プログラムメモリからのり
一ド（フェッチ）及びデータメモリへのリード・ライト
のずべての動作がこの外部データバスのデータ幅によっ
て行われていた。
ロプロセッサの内部アーキテクチャ（例えば、演算部の
精度やレジスタ幅）と同一・ヒフ１ル幅もしくはその半
分のビット幅となっており、プログラムメモリからのり
一ド（フェッチ）及びデータメモリへのリード・ライト
のずべての動作がこの外部データバスのデータ幅によっ
て行われていた。
上述した従来のマイクロプロセッサは、第３図のタイミ
ング図に示す通り、内部の処理速度に対し、外部データ
バスの転送速度が遅くなるため、内部処理が外部データ
バスの転送能力によって制限されるという欠点があった
。
ング図に示す通り、内部の処理速度に対し、外部データ
バスの転送速度が遅くなるため、内部処理が外部データ
バスの転送能力によって制限されるという欠点があった
。
例えば、第３図では、内部テークヒット数が１６ビツ１
〜で外部データヒッｌ−３２ビツトを扱いない場合、バ
スインタフェース処理には］６ビツトの信号を２回に分
けて転送するため、−回の転送時間Ｔ＋ 、 Ｔ２ 、
Ｔ３ 、Ｔ４に対し２倍の時間を必要としていた。すな
わちプロクラムリード（２ＴＩ）、データリー１’（２
Ｔ２）チータライト（２Ｔ３）およびプロクラムリード
（２Ｔ４）の時間を必要としていた。
〜で外部データヒッｌ−３２ビツトを扱いない場合、バ
スインタフェース処理には］６ビツトの信号を２回に分
けて転送するため、−回の転送時間Ｔ＋ 、 Ｔ２ 、
Ｔ３ 、Ｔ４に対し２倍の時間を必要としていた。すな
わちプロクラムリード（２ＴＩ）、データリー１’（２
Ｔ２）チータライト（２Ｔ３）およびプロクラムリード
（２Ｔ４）の時間を必要としていた。
本発明の目的は、このような欠点を除き、拡張テークハ
ス・バッファと拡張データバス及び拡張テークハス・コ
ントローラを付加する事により、外部テークバス幅を拡
張し、転送能力を高める事が出来るデータ拡張型マイク
ロプロセッサを提供することにある。
ス・バッファと拡張データバス及び拡張テークハス・コ
ントローラを付加する事により、外部テークバス幅を拡
張し、転送能力を高める事が出来るデータ拡張型マイク
ロプロセッサを提供することにある。
本発明のデータ拡張型マイクロプロセッサの構成は、内
部アーキテクチャに対し同一のデータ幅またはこの子−
タ幅より少ないデータ幅の出力データバスを用いたマイ
クロプロセッサと、前記出力データパスのデータ幅の複
数倍のデータ幅をもった拡張データバスと前記出力デー
タバスとの間に接続されこれらのデータバス間のテーク
を一時記憶するメモリ回路を有する拡張データバスハッ
ファと、この拡張データバスバッファのテーク転送タイ
ミンクを制御する拡張テークハスコントローラとを備え
、前記拡張テークバスを出力バスとしデータ転送能力を
上げたことを特徴とする。
部アーキテクチャに対し同一のデータ幅またはこの子−
タ幅より少ないデータ幅の出力データバスを用いたマイ
クロプロセッサと、前記出力データパスのデータ幅の複
数倍のデータ幅をもった拡張データバスと前記出力デー
タバスとの間に接続されこれらのデータバス間のテーク
を一時記憶するメモリ回路を有する拡張データバスハッ
ファと、この拡張データバスバッファのテーク転送タイ
ミンクを制御する拡張テークハスコントローラとを備え
、前記拡張テークバスを出力バスとしデータ転送能力を
上げたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。本実施
例では、内部データバスか１６ビツＩ・のＣＰＵに対し
、外部データバスを３２ビツトＧこ拡張した場合を示し
ている。０２０部１は従来の１６ビツトマイクロプロセ
ツサと同一の構成となでおり、内部データバス２も］６
ビツト幅となっている。本実施例は、この０２０部１に
対し、拡張データバスバッファ３と、拡張テークバス４
と、拡張データバスコントローラ５とを備える事により
、外部テークパス幅を３２ヒツトに拡張し、データ転送
能力を上けなものである。
例では、内部データバスか１６ビツＩ・のＣＰＵに対し
、外部データバスを３２ビツトＧこ拡張した場合を示し
ている。０２０部１は従来の１６ビツトマイクロプロセ
ツサと同一の構成となでおり、内部データバス２も］６
ビツト幅となっている。本実施例は、この０２０部１に
対し、拡張データバスバッファ３と、拡張テークバス４
と、拡張データバスコントローラ５とを備える事により
、外部テークパス幅を３２ヒツトに拡張し、データ転送
能力を上けなものである。
メモリに対するプログラムリート（フェッチ）ザイクル
及びデータリートザイクルでは、−回の拡張テークハス
４によるメモリリードサイクルにて取り込まれな３２ヒ
ツトデータを拡張テークハスバッファ３に一時格納し、
０２０部１がその内部データバス幅に応して、拡張テー
クハスバッファ３の上位・下位に格納された１６ビツト
テータを順次取り込む。メモリＩ＼のチータライトサイ
クルではＣＩ：Ｉ Ｕ部１から内部データバス２を通じ
て拡張データパスパッファ３の上位・下位へ１６ビツト
テータを順次書込み、−括して３２ヒツトテータを拡張
データバス４を通しでメモリへ書込む。
及びデータリートザイクルでは、−回の拡張テークハス
４によるメモリリードサイクルにて取り込まれな３２ヒ
ツトデータを拡張テークハスバッファ３に一時格納し、
０２０部１がその内部データバス幅に応して、拡張テー
クハスバッファ３の上位・下位に格納された１６ビツト
テータを順次取り込む。メモリＩ＼のチータライトサイ
クルではＣＩ：Ｉ Ｕ部１から内部データバス２を通じ
て拡張データパスパッファ３の上位・下位へ１６ビツト
テータを順次書込み、−括して３２ヒツトテータを拡張
データバス４を通しでメモリへ書込む。
これらのメモリへのリート・ライトアクセス及び０２０
部１からの拡張データバスバッファ３へのアクセスは、
拡張データバスコン１ヘローラ５により制御される。
部１からの拡張データバスバッファ３へのアクセスは、
拡張データバスコン１ヘローラ５により制御される。
この結果、従来数回に分けて起動されていた外部データ
バスのアクセスが一回で可能となり、読込み・書込み時
間か短縮される。
バスのアクセスが一回で可能となり、読込み・書込み時
間か短縮される。
従来のマイクロプロセッサでは、第３図に示すように、
外部データバスの転送速度がマイクロプロセッサの全体
の性能を制限していたか、本発明の構成によれは、ソフ
トウェアを全く変えずに同一のアクセスタイムのメモリ
を使用して第２図に示すように、−回のプログラム・テ
ークのリート・ライト時間Ｔ Ｉ、 Ｔ ２ 、 Ｔ
３ 、 Ｔ ４で済み、マイクロプロセッサの性能を上
ける事が可能となる。
外部データバスの転送速度がマイクロプロセッサの全体
の性能を制限していたか、本発明の構成によれは、ソフ
トウェアを全く変えずに同一のアクセスタイムのメモリ
を使用して第２図に示すように、−回のプログラム・テ
ークのリート・ライト時間Ｔ Ｉ、 Ｔ ２ 、 Ｔ
３ 、 Ｔ ４で済み、マイクロプロセッサの性能を上
ける事が可能となる。
本実施例では、１６ビツト→３２ヒツ１〜の拡張データ
バスバッファ３を用いた場合を説明しなか、８ビツト→
１６ビツト ８ビツト→３２ビツトの拡張データバスバ
ッファも用いることができることは明らかである。
バスバッファ３を用いた場合を説明しなか、８ビツト→
１６ビツト ８ビツト→３２ビツトの拡張データバスバ
ッファも用いることができることは明らかである。
また、バス拡張ユニットと、拡張データバスコントロー
ラとをユニット化し、内部データバスを介してＣＰＵ部
と接続し外部テークハスの拡張テークバスとの間に用い
ることもてきる。
ラとをユニット化し、内部データバスを介してＣＰＵ部
と接続し外部テークハスの拡張テークバスとの間に用い
ることもてきる。
この様に本発明の回路をユニット化する事により、今後
、用途に応してマイクロプロセッサを開発する場合、コ
ア化された同一のＣＰＵ部に対し様々なデータバス幅を
提供する事が可能となる。
、用途に応してマイクロプロセッサを開発する場合、コ
ア化された同一のＣＰＵ部に対し様々なデータバス幅を
提供する事が可能となる。
以上説明したように本発明は、従来のマイクロプロセッ
サに対し外部データバスインタフェース部に拡張テータ
バスハッファと拡張データバス及び拡張データバスコン
トローラを内蔵する事により、外部データバスの転送能
力を上げる事か可能であり、マイクロプロセッサの性能
を向上させるーとかできるという効果がある。
サに対し外部データバスインタフェース部に拡張テータ
バスハッファと拡張データバス及び拡張データバスコン
トローラを内蔵する事により、外部データバスの転送能
力を上げる事か可能であり、マイクロプロセッサの性能
を向上させるーとかできるという効果がある。
ト拡張テータハス、５・拡張データバスコン１−ローラ
。
。
Claims (1)
- 内部アーキテクチャに対し同一のデータ幅またはこのデ
ータ幅より少ないデータ幅の出力データバスを用いたマ
イクロプロセッサと、前記出力データバスのデータ幅の
複数倍のデータ幅をもった拡張データバスと前記出力デ
ータバスとの間に接続されこれらのデータバス間のデー
タを一時記憶するメモリ回路を有する拡張データバスバ
ッファと、この拡張データバスバッファのデータ転送タ
イミングを制御する拡張データバスコントローラとを備
え、前記拡張データバスを出力バスとしデータ転送能力
を上げたことを特徴とするデータ拡張型マイクロプロセ
ッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151622A JPH0314157A (ja) | 1989-06-13 | 1989-06-13 | データ拡張型マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151622A JPH0314157A (ja) | 1989-06-13 | 1989-06-13 | データ拡張型マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0314157A true JPH0314157A (ja) | 1991-01-22 |
Family
ID=15522570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151622A Pending JPH0314157A (ja) | 1989-06-13 | 1989-06-13 | データ拡張型マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008489A (ja) * | 2009-06-25 | 2011-01-13 | Seiko Epson Corp | 集積回路システム、データ書き込み方法、データ読み出し方法 |
-
1989
- 1989-06-13 JP JP1151622A patent/JPH0314157A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008489A (ja) * | 2009-06-25 | 2011-01-13 | Seiko Epson Corp | 集積回路システム、データ書き込み方法、データ読み出し方法 |
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